2018年10月28日
verilog HDL -模块代码基本结构
摘要： 1--verilog HDL 语言的预编译指令作用：指示在编译verliog HDL源代码前，需要执行哪些操作。 2--模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以将大型的数字电路设计分割成大小不一的小模块来实现特定的功能，最 阅读全文
posted @ 2018-10-28 14:08 菜芽caiya 阅读(1628) 评论(0) 推荐(0) 编辑