摘要： Quartus II 18.x Modelsim仿真设置 本节内容介绍在如何在QuartusII 应用环境下设置modelsim仿真选项，并进行波形仿真。下面以四位乘法器为例介绍。 在QuartusII 18.x 的界面下建立两个文件，一个是设计文件mul4.v实现4×4的乘法器；另一个是testb 阅读全文

摘要： 在Verilog的建模中，时间尺度和延迟是非常重要的概念，设置好时间尺度和延迟，可以充分模拟逻辑电路发生的各种情况和事件发生的时间点，来评估数字IC设计的各种要求，达到充分评估和仿真的作用。注意延迟语句是不可综合的，只是用来数据建模或仿真。 1. 时间尺度 语法格式： `timescale 10ns 阅读全文

摘要： Verilog 预编译 Verilog 语言支持宏定义（`define），参数 parameter，局域参数（localparam)以及`include等内容。这些数据常量的支持极大方便数字系统设计、仿真与验证。这些参数是预编译的。 预编译 所谓预编译就是在系统编译之前，将定义的宏常量，参数等先对系 阅读全文

摘要： Verilog 变量声明与数据类型一 Verilog语法中最基本的数据类型有 线网（wire），寄存器（reg）和整数（integer）三种类型，这三种数据类型是可综合的数据类型，在Verilog 程序设计中被广泛使用。其它还有可以用于仿真的数据类型如 timer，real，字符串等变量都可以看作r 阅读全文

摘要： Verilog 变量声明与数据类型二 上节介绍了wire，reg数据类型及其用法，并对变量定义中的向量的定义及使用做了说明。本节主要介绍其它几种类型。常用的有如下几种：整数integer,实数 real, 时间time，字符串等,他们本质上也是寄存器类型。 整形integer 整形变量用关键字int 阅读全文

摘要： Verilog 变量中位的数值类型 Verilog变量中每个位（bit）的数值类型有四种，分别为1，0，Z，X。其中1，0比较明确就是高、低电平。而x, z在逻辑设计中也经常用到来建模。X，Z既可以大写，也可以使用小写字母。 0：逻辑 0 或 “假” 1：逻辑 1 或 “真” x 或 X：未知 z 阅读全文

摘要： Verilog标识符与关键字 1、标识符： Verilog HDL中的标识符是指用来声明数据，变量，端口，例化名等除关键字外的所有名称的组合。如：input a, 这里a就是一个标识符，用来代表一个输入端口的名称。 Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$ 阅读全文

摘要： FII-PRA006/010开发板硬件实验一 以一位全加器为例介绍如何利用开发板进行板载实验。一位全加器的Verilog代码如下： 1 2 3 4 5 6 7 8 9 10 module fadd1 ( input a,b,ci, output sum, output co ); assign {c 阅读全文

摘要： 1. 生成*.bit文件之前先RESET结果 首先，打开Vivado FII_RISCV_V2.01工程（这里以V2.01版本为例），如图1所示。 图1 FII_RISCV_V2.01工程 要生成相应的*.bit文件需要先synthesis和implementation。推荐在进行synthesis 阅读全文

摘要： Xilinx公司的IDE(集成开发环境) Vivado用处广泛，学会使用Vivado对FPGA的学习至关重要，这里以PRX100-D开发板为例，对Vivado的学习使用进行探讨。本文将会持续更新，列出一些常见的Vivado使用过程中出现的问题，供大家参考。 在Vivado使用过程中 出现的问题，主要 阅读全文