FPGA亚稳态
摘要:
1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端 阅读全文
posted @ 2016-11-05 21:45 水大鱼大 阅读(1395) 评论(0) 推荐(0) 编辑
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