FPGA亚稳态
摘要：
1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端 阅读全文
posted @ 2016-11-05 21:45 水大鱼大 阅读(1395) 评论(0) 推荐(0) 编辑
FPGA面试题
摘要：
1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲 阅读全文
posted @ 2016-11-05 19:28 水大鱼大 阅读(843) 评论(0) 推荐(0) 编辑
影响FPGA设计中时钟因素的探讨
摘要：
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posted @ 2016-11-05 10:29 水大鱼大 阅读(464) 评论(0) 推荐(0) 编辑
影响FPGA设计中时钟因素的探讨【转】
摘要：
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posted @ 2016-11-05 10:27 水大鱼大 阅读(609) 评论(0) 推荐(0) 编辑
