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摘要： 转： http://hi.baidu.com/zhang_bi/blog/item/57edb701a9da6b00728b65db.html 在Verilog中有两种类型的赋值语句：阻塞赋值语句（“=”）和非阻塞赋值语句（“<=”）。正确地使用这两种赋值语句对于Verilog的设计和仿真非常重要。 阅读全文

摘要： 一、为什么要讲边沿检测 也许，没有那么一本教科书，会说到这个重要的思想；也许，学了很久的你，有可能不知道这个重要的思想吧。很惭愧，我也是在当年学了1年后才领悟到这个思想的。 说实话，我的成长很艰辛，没有人能给我系统的指导，而我得撑起这一片蓝天，于是乎无数个漏洞，我一直在修补我的不足。我没能对自己满足 阅读全文

摘要： 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致 〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时 阅读全文

摘要： 占空比为50%的分频 偶数分频比较简单 比如N分频，那么计数到N/2-1，然后时钟翻转，代码如下： 实现奇数分频，分别用上升沿计数到（N-1)/2-1，再计数到N-1，再用下降沿计数到（N-1)/2-1，再计数到N-1，，得到两个波形，然后相或即可 代码如下： 一、为啥要说任意分频 也许FPGA中的 阅读全文

摘要： http://www.cnblogs.com/heiyue/archive/2011/09/06/2168476.html 阅读全文

摘要： 1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端 阅读全文

摘要： Crazy Bingo Learn to walk first before you want to run… Crazy Bingo Learn to walk first before you want to run… Crazy Bingo Learn to walk first before 阅读全文

摘要： 无需多言，看了就明白！ 无需多言，看了就明白！ 阅读全文

摘要： 1.群辉6.0的版本是讲root权限收回的，用admin账户+用户密码putty登录后输入#sudo -I 获取root权限，可以通过winscp修改文件夹权限。 2.transmission+Flexget均是通过群辉自带的社群安装； 3.安装好后的TR由于下载文件夹的权限问题，不能正常下载； 修 阅读全文