【原创翻译】Reducing Branch Delay to Zero in Pipelined Processors
摘要:
在流水线处理器中减少分支延迟到零Antonio M. Gonzalez and Jose M. Llaberia 摘要一种减少流水处理器中分支延迟到零的机制将在本文被描述以及评估。这种机制基于多重预取、提早计算目标地址、延迟分支、并行执行分支条件。这种机制使用正如描述的分支目标指令存储器(Branch Target Instruction Memory)。下面将给出这种机制的分析模型,允许我们自己测试这套使用较低开销的机制的效率。这一模型不仅用来决定高速缓存的大小以最大化处理器性能,而且用来比较这套机制和其它策略的性能,还可以用来分析使用两种缓存体系的性能差异。关键词分支指令(Branch I 阅读全文
posted @ 2014-03-24 21:07 Bombe 阅读(387) 评论(0) 推荐(0) 编辑