摘要:在流水线处理器中减少分支延迟到零Antonio M. Gonzalez and Jose M. Llaberia 摘要一种减少流水处理器中分支延迟到零的机制将在本文被描述以及评估。这种机制基于多重预取、提早计算目标地址、延迟分支、并行执行分支条件。这种机制使用正如描述的分支目标指令存储器(Branch Target Instruction Memory)。下面将给出这种机制的分析模型,允许我们自己测试这套使用较低开销的机制的效率。这一模型不仅用来决定高速缓存的大小以最大化处理器性能,而且用来比较这套机制和其它策略的性能,还可以用来分析使用两种缓存体系的性能差异。关键词分支指令(Branch I
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摘要:RISC机的例子David A. Patterson加州大学伯克利分校计算机科学系David R. Ditzel贝尔实验室计算科学研究中心介绍计算机体系结构最主要的目标之一就是设计比之前产品具有更高成本效益的计算机。成本效益包括用于制造计算机的硬件成本、软件花费、在初始硬件和随后程序调试及测试所需的费用。如果我们回顾计算机家族的过往历史,我们会发现最常见的体系结构的变化倾向于朝向更复杂的机器。假设这一额外的复杂性对于新型产品的成本效益产生积极的平衡作用。在这篇论文中我们认为这一趋势并不总是有益于成本效益的,事实上,弊大于利。我们将针对RISC机和CISC机就成本效益进行验证。这篇论文将讨论下一
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摘要:微软C++大师Herb Sutter的文章《The Free Lunch Is Over》翻译,以前自己也经常翻译,但是都不会上传博客。个人很喜欢这篇文章,所以以此作为翻译生涯的开始。免费的午餐结束了软件并行计算的基本转折点继OO之后软件发展的又一重大变革——并行计算你的免费午餐即将即将结束。我们能做什么?我们又将做什么?主要的处理器设计生产商,从Intel和AMD到SPARC和PowerPC,已经几乎穷尽了所有的传统方法来提高CPU性能。他们专注于多线程和多核结构而不再是提高时钟频率以及单指令流性能。这两个特性都已经应用于当今的芯片当中,特别是,多核已经应用于当今的PowerPC和SPARC
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