FPGA语法相关内容

 

 

参考链接

　　《从底层结构开始学习FPGA》目录与传送门

　　从底层结构开始学习FPGA（1）----可配置逻辑块CLB（Configurable Logic Block）

基本语法：

　　verilog 参考链接：https://blog.csdn.net/fpga_start/category_11595209.html

　　1，Verilog发展进程及其IEEE官方标准语法参考

　　4，verilog变量类型说明 　

　　16，verilog之锁存器和触发器

　　18，verilog之函数用法

　　19，verilog之任务用法

       22，verilog之条件编译指令介绍

　　24，verilog之本地参数localparam

　　30，verilog中的数值运算规则总结

　　Verilog中宏定义`define的使用

　　“always @(*)”中‘*’所代表的意思

 

数组初始化：

　　Verilog数组表示及初始化

　　[verilog]用文件初始化ROM

 

阻塞非阻塞赋值及#延时：

　　Verilog语法之阻塞赋值和非阻塞赋值

　　verilog设计过程寄存器使用#1的问题

　　在verilog中#的用法

　　Verilog中的#延时

 

module 语法：

　　verilog中的module

　　23，verilog之参数parameter介绍

 

for 循环与 generate 用法：

　　关于genvar及generate用法的总结【Verilog】

　　Verilog中generate的使用

　　verilog generate语法总结

 

　　verilog中for循环与generate for区别

　　Verilog中关于for与generate for用法和区别的一点愚见

　　verilog语法 — for/generate语句的用法

 

quartus IP 核调用：

　　Quartus基本IP核调用及仿真

 

时序分析及优化：

　　 STA（静态时序分析） 详解：如何计算最大时钟频率，以及判断电路是否出现时钟违例（timing violation）?

　　 数字芯片的面积优化：第三届“华为杯”研究生创芯大赛数字方向上机题1详解

systemverilog:

　　System Verilog 系列学习（1）----数据类型

 

Synplify综合指令：

　　使用Synplify综合时保留logic的常用语法规则及区别

　　Verilog中一些综合（synthesis）指令

 

verilog相关实现：

　　FPGA刷题——存储器（RAM和FIFO的Verilog实现）

RAM相关的概念：

　　【verilog】verilog实现RAM

　　Verilog设计指定寄存器数组在综合时使用block memory资源（Altera）

　　Verilog经验总结__RAM模块（block ram）

　　从底层结构开始学习FPGA（8）----Block RAM（BRAM，块RAM）

　　FPGA中Block RAM和分布式RAM的区别？分别适用的场景是什么