摘要：place之后，setup和hold都正好为0ns，然后插入时钟树，树的完全平衡的，WC的时钟树insertion delay是0.2ns，BC的insertion delay是0.1ns，这时做STA，会看到timing violation吗？有多少条violation，各违反了多少ns？他们是真
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摘要：下面对Verilog-2001新增特性进行详细说明，部分说明用实例进行解析。 l generate语句 Verilog- 2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个 variable，net，task，function，contino
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摘要：最近在调试250M的时序的时候，发现有段关键路径怎么调试也调试不成功，其中关键路径中有比较器和计数器， 以前采用如下方式写的 module counter( input clk ,clr , input [31:0] cin , output wire cout ) ; reg [31:0]cnt
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摘要：在MultiSupplyMultiPower的90nm一下设计中，怎样对休眠区进行处理，是下面我想说的。 首先介绍个概念： Power Gating power gating 和 gating clock 还不是一回事，Gating Clock 是对clock端进行控制，在休眠区用Gate禁止clo
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摘要：1前言 协同仿真就是利用仿真工具提供的外部接口， 用其它程序设计语言(非HDL语言，如c语言等)编程，用辅助仿真工具进行仿真。Modelsim提供了与c语言的协同仿真接口。以Windows平台为 例，用户可通过modelsim提供的c语言接口函数编程，生成动态链接库，由modelsim调用这些动态链
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摘要：1. 作为一种硬件描述语言，verilog可以直接描述硬件结构，也可以通过描述系统行为实现建模，其主要特点和功能有： *描述基本逻辑门和基本开关模型。 * 允许用户定义基元。 * 可以指定设计中的端口到端口的延时，路径时延和设计中的时序检查。 *可以采用多种方式进行建模，这些方式包括（1）顺序行为描
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摘要：1 引言 每个设计者在进行Verilog建模时都会形成自己的设计风格，同一个电路设计，用Verilog描述可以写出许多逻辑上等价的模型，而大多数设计者考虑 的主要是代码书写上的方便和功能上是否正确，对设计的模型是否最优化结构却考虑甚少，这样不仅加重了逻辑综合的负担，影响综合效率，而且很可能会导致设计
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摘要：1. event.triggered只会保持一个time_slot，在下一个time_slot将会丢失这个标记，如果不能保证在每一个time_slot都会检测到这个标志，那么将会丢失这个标志。 2. 必须保证在->event的同一个或之前的time_slot开始检测triggered. 3.virt
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摘要：通用的HDL包括VHDL和verilog HDLHDL既可以用来design也可以用来test/confirm用HDL写出来的测试文件称为test bench被测试的模块成为device under test,简称DUT，既可以是behavioral级描述也可以是RTL级或gate级描述verilo
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摘要：module test(una,unb,sia,sib,unc,sic); input [10:0] una,unb; input signed [10:0] sia,sib; output [12:0] unc; output signed [12:0] sic; assign unc = una
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摘要：今天同学给我说FIR滤波器的时序对不上，他说乘法器延迟太大，就用左移了，可是仿真时左移还是2周期才能移完，移位寄存器代码如下： always @(posedge clk) begin a <= {in[8:0],0}; out <= a; end 看见这段代码之后我立即认识到这是通过两个周期完成的事
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摘要：1.中间变量和输出变量都要用reg类型暂存一下，输出必须用reg寄存 2.对一个n'b(n>=2)的寄存器赋值时可以直接在声明时： reg [n-1:0] register=0; 在中间部分赋值时 register[7:0]=0 是不对的， 可以用 register[7:0]=8'hff 来赋值。
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摘要：abstract view就如同近视眼看到的人 floorplan view就如同手术台上的人，这里的皮肤可以移植到那里 detailed view就是完全的你咯 reduced view就如同大夏天正午对着光拍摄人，就剩下像人一样的黑色剪影了。
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摘要：在调用DesignWare时候，通常会有dw01_add #(a_width,bwidth)这一类语法出现，当时很疑惑这是为什么，现在才查到它的出处。怀疑是不是自己基本功不够扎实。查到的用法如下 1、module_name #( parameter1, parameter2) inst_name(
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摘要：PR管的事情太多了，有几个难点，都要操心的， 操心多了人就累 。 1） library prepare， 不管是build lef还是BPV fram view， 总是有些问题， 不解决好，直接导致布线问题， 2） floorplan，这个操心的事情太多了， MACRO place， IO PLAC
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摘要：1.高手和新手的区别是，高手能用最少的CODE完成同样的功能，而且保证coner最少，bug最少 2.功能能正确的话，再保证综合中没有问题，还有后面一系列的过程都没有问题，最终流片OK。 3.constraints中这些值是根据芯片的使用环境，测量或者估算的都不是随便给的，也不第一次寄生参数提取后拿
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摘要：如何摆放macro （memory，PLL，ADC，DAC，特殊IO等）整体摆放时，应该考虑：1）PLL，ADC，DAC要按照IO的要求放在边上2）macro与IO的关系，相同功能的要靠近3）要根据芯片内部的数据流，按顺序摆放4）如果是IO limit设计，除PLL/ADC/DAC等与IO相连的ma
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摘要：IO neck 和 core neck 一般称作 IO limited 和 core limited，IO limited ：这个芯片的面积是因为IO个数限制（太多），而不得不做得那么大。core部分其实用不了那么大。这时面积计算就简化为每边IO个数的计算了。Core limited：芯片面积是有c
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摘要：首先声明本文所讲的范围，在这篇文章中，是采用synopsys的设计流程，对数字电路进行功耗分析，生成功耗分析报告的流程。分析的对象是逻辑综合之后布局布线之前的功耗分析，以及布局布线之后的功耗分析。 Synopsys做功耗分析使用到的工具是：Primetime PX, Prime Rail。PTPX可
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