2022年5月11日
Verilog案例
摘要： 1、用verilog HDL设计一个4位加法器树乘法器 `timescale 1ns/10ps module mul_addtree(mul_a,mul_b,mul_out); input [3:0] mul_a,mul_b; //IO端口声明 output [7:0] mul_out; wire 阅读全文
posted @ 2022-05-11 11:26 super_sweet 阅读(744) 评论(0) 推荐(0) 编辑