随笔分类 - 牛客网刷题
摘要：1、单比特信号上升沿检测 module pos_detect( input wire clk , input wire rst , input wire in_a , output reg in_pos ); reg reg_in_a ; always@(posedge clk or posedge
阅读全文
摘要：verilog企业真题 VL74 异步复位同步释放 1）同步复位：指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。 module load_syn_ff(clk,in,out,load,rst_n); input clk,in,load,rst_n; output out
阅读全文
摘要：1、Verilog刷题进阶版VL13时钟分频偶数 描述 请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器 注意rst为低电平复位 波形示意图： `timescale 1ns/1ns module even_div ( input wire rst , input wire cl
阅读全文
摘要：1、verilog企业真题LV3 描述： 请设计状态机电路，实现自动售卖机功能，A饮料5元钱，B饮料10元钱，售卖机可接收投币5元钱和10元钱，每次投币只可买一种饮料，考虑找零的情况。 电路的接口如下图所示。sel信号会先于din信号有效，且在购买一种饮料时值不变。 sel为选择信号，用来选择购买饮
阅读全文
