2017年5月25日
sigtab之仿真错误
摘要： 最近用verilog写了一个检测占空比的程序，意外的发现，在sigtab仿真中，部分边沿检测不出来 于是我单独写了一个边沿检测的程序，在sigtab中仿真时没有问题的，感觉问题应该出现在pll倍频中， 验证了一下，果然是clk的问题，在sigtab中用200M的clk就没有问题了。 如果整除，除法的 阅读全文
posted @ 2017-05-25 12:17 peng_blog 阅读(223) 评论(0) 推荐(0) 编辑