Day1:20240712做题目
摘要：
1.Verilog语言是直接连接，不叫赋值。 assign 变量a= 2'b00;//前面是位数，后面是二进制。 2.Verilog中，wire或者其他信号是直接传递（值）的。 assign a = b //实时传递，b的值发生变化，a也会立即变化 an input port is a driver 阅读全文
posted @ 2024-07-12 10:10 bihu3637 阅读(3) 评论(0) 推荐(0) 编辑