2014年5月12日
用VerilogHDL编写的可调占空比的PWM波形设计
摘要： 既然是PWM，当然需要占空比可调，我选用的是CycloneII系列的FPGA，使用50MHz的时钟源。开发板如下图：通过开发板上的K2，K1键控制PWM的大小，具体是如何实现的呢？系统采用50MHz的晶振作为时钟源，设定PWM的周期为1ms,也就是说计数器需要计数50000次，计数器一旦大于5000... 阅读全文
posted @ 2014-05-12 12:10 Pony_wang 阅读(12319) 评论(0) 推荐(1) 编辑