一亩2分地

摘要： asic（vhdl，verilog）设计里很多的逻辑比较，譬如<,<=,!=,等等， 根据我的经验 !=比逻辑等效的<,<=耗资源，逻辑等效的<,<=消耗资源相同。如a<6和a<=5消耗资源就相同，他们也是逻辑等效的。verilog里的<<<运算比较耗资源，直接用case展开面积较小。 阅读全文

摘要： 写得超级精简的pwm模块，要的留mail，mail前后用空格隔开。 阅读全文

摘要： 如果a[9:0]=10'b11_1111_1111,则1、～a[9:6]==0;2、～a[9:6]==5'b0;3、～a[9:6]==4'b0;上面的逻辑表达中，只有3是真的，1，2都是假的。 哈哈 没吓着你吧 原因就是verilog会自动扩位，而3不用扩位。 阅读全文

摘要： verilog和vhdl的参数是可以传递的，但如果dc用得不对，传递参数的module是不能处理的。调用次数少的可以改code，不使用传递参数的方式。但如果需要传递参数的module要调用几十上百次，不使用传递参数的方式将是相当恐怖的。其实解决的办法很简单，dc读文件不要用read_file命令，改用先analyze每个文件，最后elaborate top层文件就ok了。简单吧，但你如果不这么用就... 阅读全文

摘要： 我的cpu是mips的，相同的标准的dhrystone代码，2个compiler跑出的性能差蛮多的，green hill优势很明显，dmips高，code size小。 但是如果都跑mpeg2 decoder程序则速度差不多，反倒gcc更快一点，当然code size还是green hill小，大概能小20％，这也相当可观了。用green hill有一个不爽的地方是gcc中用得好好的嵌入式汇编不能... 阅读全文

摘要： 并行口和串行口是计算机中经常使用的通信端口。并行口与串行口的区别是交换信息的方式不同,并行口能同时通过8条数据线传输信息，一次传输一个字节;而串行口只能用1条线传输一位数据，每次传输一个字节的一位。并行口由于同时传输更多的信息，速度明显高于串行口，在PC中常用于作打印端口；而串行口可以比并行口更远距离的数据传输，常用作CONSOLE口。一、25针并行口插口的针脚功能：针脚 功能 　　 针脚 功能1... 阅读全文

摘要： 事机成熟的时候，我准备提供山寨版mips cpu软核，是vqm格式的，可以拿来综合到fpga里直接用。软件部分提供dhrystone标准程序，外加带中断处理的简单应用程序。只提供vqm的原因：1、我的目标是给大家自己在fpga里捣鼓用的，不是用来流片的，相信私下里搞的不会考虑流片的事情。而且有bug需要修改我会摆平的。故vqm就能达到目的了，提供rtl纯属多余。2、出于保密的需要。现在是网络的时代... 阅读全文

摘要： 嵌入式系统用的。要的留mail，mail前后用空格隔开。 阅读全文

摘要： 在电子系统设计中，为了少走弯路和节省时间，应充分考虑并满足抗干扰性的要求，避免在设计完成后再去进行抗干扰的补救措施。形成干扰的基本要素有三个：（1）干扰源，指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt，di/dt大的地方就是干扰源。如：雷电、继电器、可控硅、电机、高频时钟等都可能成为干扰源。（2）传播路径，指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传播路径是通过导线的传导... 阅读全文

摘要： 中科院计算所发布声明：强调龙芯没侵权 --------------------------------------------------------------------------------http://www.sina.com.cn 2005年07月27日 17:37 新浪科技 　　新浪科技讯 7月27日16时，针对有报道称龙芯二号可能涉嫌侵权，中科院计算机研究所召开媒体会正式发布声明，... 阅读全文