摘要: mips pk arm:其实有好多选择各自的理由。如果让我选,我选arm。不幸的是我居然做的是mips软核。当然也不是我自己能够选择的,被迫上贼船了。首先,我给一个最简单的比较方法:在google里输入arm和mips查询,结果是arm是135M,mips是7M,相差太悬殊了,当然arm可能有些无关的结果,算100M吧,还不是一个量级的。搜索结果多,说明用啊、搞啊的人多啊,人气旺啊,你说一个垃圾能... 阅读全文
posted @ 2009-10-18 17:25 beinghu2 阅读(368) 评论(0) 推荐(0) 编辑
摘要: 所有看到此帖的xdjm们,去 http://being.21ic.org点击页面顶部红色连接,进入淘宝店铺任意选一个ip(50以下的),偶免费送赠送。从第二个起,买1送1。 此活动接头暗号:cnblogs。联系:email: beinghu2@sohu.com QQ:1185695636 或者旺旺账号 beinghu2为期30天,过期活动结束。ps:东西绝对有价值,需要的朋友不要错过。 阅读全文
posted @ 2009-10-12 08:06 beinghu2 阅读(228) 评论(0) 推荐(0) 编辑
摘要: mips pk arm or mips vs arm:其实有好多选择各自的理由。如果让我选,我选arm。不幸的是我居然做的是mips软核。当然也不是我自己能够选择的,被迫上贼船了。首先,我给一个最简单的比较方法:在google里输入arm和mips查询,结果是arm是135M,mips是7M,相差太悬殊了,当然arm可能有些无关的结果,算100M吧,还不是一个量级的。搜索结果多,说明用啊、搞啊的人... 阅读全文
posted @ 2009-09-13 21:39 beinghu2 阅读(443) 评论(0) 推荐(1) 编辑
摘要: PDM是脉冲密度调制(pulse density modulation),PWM是脉冲宽度调制(pulse width modulation),与PWM类似 ,PDM也是通过改变高电平与低电平时间的比值得到不同的输出电压 ,芯片外围只需使用简单的 RC 滤波器. 但从输出波形看,PWM波形的周期是固定的 ,改变的是占空比 ,也就是高电平的宽度;而PDM的脉冲的宽度是固定的 ,改变的是脉冲的密度. ... 阅读全文
posted @ 2009-08-29 16:21 beinghu2 阅读(9356) 评论(13) 推荐(1) 编辑
摘要: 编了几天的汇编,发现很是麻烦,尤其是在编写中断程序时。好在功夫没有白费,总算是成了,总结一些问题,如下:1、编中断时,要设置好中断向量后,才能开中断;2、在开中断的情况下,不要通过更改sp来访问堆栈中的数据,如下:ADD sp, sp, #4LDR r0, [sp]上面的语句可能带来隐患:在执行上面的语句时若中断产生,中断将context保存在堆栈中,就会冲掉原有的数据,正确的如下:ADD r0,... 阅读全文
posted @ 2009-08-23 16:36 beinghu2 阅读(209) 评论(0) 推荐(0) 编辑
摘要: 经常code大了之后,formality要消耗很多时间,甚至几天,十天都跑不出结果,最后abort完事。有人说只要是没直接报fail,就算过了,这也比较危险,都abort了,过没过全凭运气了。我介绍一个行之有效的办法:先用最基本的编译一把,即只用compile,scan啊所有的优化选项都不要,出来的网表叫做gtl_base.v,然后用compile_ultra编译,加上所有需要的优化选项,high... 阅读全文
posted @ 2009-08-17 22:06 beinghu2 阅读(972) 评论(2) 推荐(1) 编辑
摘要: reg [15:0] a,b,ans;ans = (a+b)>>1;//式1ans = (a+b+0)>>1;//式2其中式1可能会出错,式2不会出错。 阅读全文
posted @ 2009-08-15 14:44 beinghu2 阅读(268) 评论(0) 推荐(0) 编辑
摘要: 汇编语言写的mips的div指令会被汇编器展开自动作检查,如div $2,$3 检查$3=0时,报7号异常;$3=-1,$2=0x80000000时,报6号异常。 阅读全文
posted @ 2009-08-13 22:49 beinghu2 阅读(376) 评论(0) 推荐(0) 编辑
摘要: www.digchip.com有时候在21ic搜不到的,在这儿能搜到很多,包括想要的。试试就知道了,好像要注册的,具体忘了 阅读全文
posted @ 2009-08-08 20:49 beinghu2 阅读(323) 评论(0) 推荐(0) 编辑
摘要: 其实这两种语言都能达到相同的目的,只是细节上有些不同而已。vhdl语法比较严谨,调用的module要先定义,用endif表示if语句的结束;verilog直接调用module,语法跟c接近,begin,end相当于c的大括号。vhdl的优势:支持信号的属性操作,如 signal cnt : std_logic_vector (14-1 DOWNTO 0);那么cnt'length就等于14, 以后... 阅读全文
posted @ 2009-08-05 22:36 beinghu2 阅读(2872) 评论(0) 推荐(0) 编辑
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