2009年8月15日
verilog的小陷阱
摘要： reg [15:0] a,b,ans;ans = (a+b)>>1;//式1ans = (a+b+0)>>1;//式2其中式1可能会出错，式2不会出错。 阅读全文
posted @ 2009-08-15 14:44 beinghu2 阅读(268) 评论(0) 推荐(0) 编辑
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