2009年8月5日
verilog和vhdl的比较
摘要： 其实这两种语言都能达到相同的目的，只是细节上有些不同而已。vhdl语法比较严谨，调用的module要先定义，用endif表示if语句的结束；verilog直接调用module，语法跟c接近，begin，end相当于c的大括号。vhdl的优势：支持信号的属性操作，如 signal cnt : std_logic_vector (14-1 DOWNTO 0);那么cnt'length就等于14， 以后... 阅读全文
posted @ 2009-08-05 22:36 beinghu2 阅读(2872) 评论(0) 推荐(0) 编辑
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