2009年8月4日
rtl逻辑比较资源的问题
摘要： asic（vhdl，verilog）设计里很多的逻辑比较，譬如<,<=,!=,等等， 根据我的经验 !=比逻辑等效的<,<=耗资源，逻辑等效的<,<=消耗资源相同。如a<6和a<=5消耗资源就相同，他们也是逻辑等效的。verilog里的<<<运算比较耗资源，直接用case展开面积较小。 阅读全文
posted @ 2009-08-04 22:18 beinghu2 阅读(221) 评论(0) 推荐(0) 编辑
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