2009年7月14日
verilog的自动扩位陷阱
摘要： 如果a[9:0]=10'b11_1111_1111,则1、～a[9:6]==0;2、～a[9:6]==5'b0;3、～a[9:6]==4'b0;上面的逻辑表达中，只有3是真的，1，2都是假的。 哈哈 没吓着你吧 原因就是verilog会自动扩位，而3不用扩位。 阅读全文
posted @ 2009-07-14 08:53 beinghu2 阅读(337) 评论(1) 推荐(0) 编辑
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