2009年7月12日
dc（design compiler）的小问题
摘要： verilog和vhdl的参数是可以传递的，但如果dc用得不对，传递参数的module是不能处理的。调用次数少的可以改code，不使用传递参数的方式。但如果需要传递参数的module要调用几十上百次，不使用传递参数的方式将是相当恐怖的。其实解决的办法很简单，dc读文件不要用read_file命令，改用先analyze每个文件，最后elaborate top层文件就ok了。简单吧，但你如果不这么用就... 阅读全文
posted @ 2009-07-12 15:50 beinghu2 阅读(252) 评论(0) 推荐(0) 编辑
yahoo