verilog的小陷阱

reg [15:0] a,b,ans;
ans = (a+b)>>1;//式1
ans = (a+b+0)>>1;//式2

其中式1可能会出错,式2不会出错。
posted @ 2009-08-15 14:44  beinghu2  阅读(268)  评论(0编辑  收藏  举报
yahoo