dc（design compiler）的小问题

verilog和vhdl的参数是可以传递的，但如果dc用得不对，传递参数的module是不能处理的。调用次数少的可以改code，不使用传递参数的方式。但如果需要传递参数的module要调用几十上百次，不使用传递参数的方式将是相当恐怖的。其实解决的办法很简单，dc读文件不要用read_file命令，改用先analyze每个文件，最后elaborate top层文件就ok了。简单吧，但你如果不这么用就非常复杂，这就像一道坎，过了就很好，没过就难死你了。其实我说的这些只有有需要的人才能体会理解到是什么意思，不需要的人看了白看，因为他本来就不需要。