状态机的写法
摘要:三段式状态机: 用三个always语句块分别实现三个功能:同步状态转移、当前状态判断次态、输出 已10010串的检测为例 moore状态机
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verilog串并转换
摘要:四位串并转换: 串行输入串行输出: 并行输入串行输入:
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乘法器
摘要:8位乘法器的设计: 思路一:并行乘法器 利用assign语句 思路二:例化2*2的 两位 两位相乘 思路三:加法树乘法
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veriog写加法器
摘要:加法器种类:一位半加器、一位全加器、四位全加器(数据流实现、一位全加器例化级连的方式实现)、 半加器与全加器的区别: 有没有进位输入 四位全加器的实现方法:数据流方式 一位全加器级连实现 或用task 或function 实现。 八位全加器:数据流方式、一位全加器级连的方式实现
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10进制模24位计数器
摘要:reg [3:0] ten, one ; 控制1: ten= 4'b010 one=4'b0011; ten=0 one=0 进位为1; 控制2: one= 4'b1001; ten=ten+1;
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johnson触发器
摘要:n位触发器表示2n个 状态 真值表为 0000 0001 0011 0111 1111 1110 1100 1000 0000 out<=out<<1; out[0]<=out[3];
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计数器的设计
摘要:计数器所需的功能:清零、置数、计数方向、使能 输入: 时钟、清零端、欲置数、使能端、计数方向、置数(clr、clk、en、s、d、updn) 输出:计数器输出端、进位(q c if结构注意 输入 控制信号的优先级
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verilog 模块练习
摘要:加法器 乘法器 比较器 锁存器 触发器 寄存器 移位寄存器 计数器 乘法器 分频电路 状态机 编解码 FIFO 边沿检测电路 MUX SRAM
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Verilog day5
摘要:011.什么是竞争冒险? 冒险现象 在信号传输与状态变换时会发生的延迟(Delay)。事实上,由于这些延迟,当输入信号发生变化时,其输出信号不能立即跟随输入信号的变化而变化,而是经过一段过渡时间后才能达到原先所期望的状态,从而可能产生瞬间的错误输出,造成逻辑功能的瞬时紊乱。这种现象被称为逻辑电路的“
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verilog day4
摘要:010.说明代码中w1和 w2对应电路的具体区别: wire [2:0] val; wire w1 = val > 0; wire w2 = val >= 0;
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verilog day3
摘要:005.十进制转换为二进制编码:127,-127,127.375,-127.375 006.画出CMOS三态缓冲器的电路原理图,解释一下高阻态。 007.什么是open-drain output? 计算机系统的各部件模块(Module)及芯片(Chip)通常挂接在系统总线(System bus)上,
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verilog day2
摘要:003.解释一下Vih,Vil,Vol,Voh,Vt。 004.什么是原码,反码,补码,符号-数值码。以4bit为例,给出各自表示的数值范围。 原码:带符号数的符号数值码表示,又称作原码,用二进制数位串的最高有效位(MSB)作为符号位,0表示正号(Plus),1表示负号(Minus),其余较低位表示
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verilog day1
摘要:001:画出CMOS的电路图: 002:反相器的速度与那些因素有关?什么是转换时间和传播延迟? 传播延迟:由于PN结上储存电荷的积累和消散都需要时间,因此MOS管由导通到截至或由截止到导通也需要时间。电路中寄生电容和负载电容的影响,也使得输出波形总是滞后于输入波形,这个延迟时间成为传播延迟(prop
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