06 2022 档案
日常记录（100）nocasedef、数组切片+:、casex与casez
摘要：取消默认行的统计 https://bbs.eetop.cn/forum.php?mod=viewthread&tid=930288&page=1#pid10730364 数组切片 位置j可以是变量，但是宽度k需要是常量 module taa (input [1023:0] in, input [7:
日常记录（99）unique、unique0、priority
摘要：https://zhuanlan.zhihu.com/p/477933396 unique 在if分支语句或者case的并行语句中，确保唯一性。 if 因此当if分支出现没有else、分支语句满足多个条件时候，触发警告 unique if module unique_if; //variables
日常记录（98）记录
摘要：APB总线的版本 根据APB VIP的功能，APB3 Slave支持了PREADY、PSLERR信号。而APB2文档里未提及。 APB4又支持PPORT信号，PSTRB信号。 寄存器测试步骤 复位值检查是否符合要求； 全部写入ff值； 全部写入aa值； 全部写入55值； 所有寄存器随机写入检查。 地
日常记录（97）tcl与其它
摘要：TCL 简介 tool command language，广泛用于EDA自动化的一种脚本语言。 设置变量 set a 1 1 set b b+1] 3 当TCL解释器遇到字符[时，它就会把随后的expr作为一个命令名，从而激活与expr对应的过程。 exp
日常记录（96）mcdf代码结构
摘要：总体结构 Channel module 一共三个slave spec Input Output >mcdt_data(31:0) >mcdt_val(0) >mcdt_id(1:0) Interface 1. 对于driver。需要输入端口的数据clockblocking，方向为向外驱动。 2. 对
windows11安装，绕过检查
摘要：纯净安装出现不满足要求的问题，但是应该是满足要求的（之前就装过win11）。 退回上一步，shift+F10打开命令行。 手动输入以下内容，禁止检查。 然后继续后续操作即可。
日常记录（95）Fibnacci的verilog、与C
摘要：Fibnacci 题目： // 1. Design a circuit to calculate Fibonacci sequence // By definition, the Fibonacci Series of numbers are 0, 1, 1, 2, 3, 5, 8, 13, etc
日常记录（94）fifo深度、CDC、寄存器锁存器区别、等
摘要：fifo深度计算 fifo深度的计算只能是大致考虑，如果说burst传输中，两个时钟的开始边沿不一致，或者是背靠背传输过程中，读数据也存在最差的情况（而非计算过程中使用的平均速度），则fifo深度可能不太准确吧？ https://www.cnblogs.com/shadow-fish/p/13447
日常记录（93）段内容
摘要：bss、data、text、heap、stack https://blog.csdn.net/petershina/article/details/45198261 bss段存放未初始化的全局变量（包括static的未初始化的全局变量）。BSS是英文Block Started by Symbol的简
日常记录（92）vlogan
摘要：vcs的分析 https://blog.csdn.net/zhajio/article/details/109449703 vcs执行verilog分为：分析、编译链接、运行三部分。 分析（analysis）verilog语法：vlogan。 编译（elaboration）链接：vcs 执行. 对象
日常记录（91）分频、序列检测、建立保持时间、DVE操作
摘要：三分频器 https://zhuanlan.zhihu.com/p/367798872 module taa (output clk_o, input clk_i, rst_n); reg [3:0] cnt; reg clk1, clk2; assign clk_o = clk1 ^ clk2;
日常记录（90）vcs workshop（未完）
摘要：## vcs -f adder.f -Xman=4 将所有编译的代码整合到一个文件中，生成tokens.v PLI files are not included in tokens.v. You will need to submit them separately. -Xman=4命令会生成tok
日常记录（89）VCS使用
摘要：仿真事件队列 VCS首先读取RTL代码，设置仿真时间t=0，然后开始仿真。 active region：执行原语、$dislpay，连续赋值assign，阻塞赋值=，非阻塞赋值的RHS（右手语句righthand statement） inactive region: #0的时间相关赋值 nonbl
日常记录（88）DC最后
摘要：因为拿不到工艺库和视频资料，workshop中的软肋library_check难以安装，以及workshop的综合失败。 主题 综合RTL到门级电路，采用自顶向下，（自底向上需要考虑顶层的连接中间的寄存器），主要技术包括： 边界优化 自动打乱分组 多核优化 并行或寄存器重置时间 等等 综合的过程常用
日常记录（87）逻辑综合DC
摘要：高层次的综合流程 编写RTL 创建setup文件 创建约束文件 选择合适的编译流程 写出设计数据 综合转换 综合=翻译+优化+映射 翻译：根据约束（面积、延时等），将VHDL、Verilog、SVerilog等转换为GTECH或未映射的ddc文件 优化：优化和映射，创建映射的ddc文件（包括了ver
日常记录（86）UART初步等细节
摘要：UART的RTL连接 左端的uart16550为需要验的模块 验证收集内容 https://gitee.com/bai-mengwei/my_uart_tb LCR：控制读写格式的 MCR：调制解调控制寄存器 MSR：调制解调状态寄存器 断言：验证apb协议 onehot0 onehot0表示没有高
