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摘要： 最近项目紧，事情做得多，有点陷进去了。停下来想想。 干我们这一行的，干的大部分的事情都是用工具在跑流程，每个人的价值体现在哪里？ 进入门槛。 工具掌握。 特定方向的基础知识。 1. 门槛确实存在，在于各个机缘巧合。2. 很大一部分价值是工具体现出来的，类似于流水线上的操作工，牛逼不全是因为你，还因为 阅读全文

摘要： 1. Write first | Read First | No Change区别在于：en & wr的时候，dout是什么，三种case对应于： dout = din; dout = mem[addr]; dout = last dout;这个其实是个非重要参数，因为Design并应该去不关心 e 阅读全文

摘要： 工作环境中经常有一种需要：比较我的一个文件和其他一个地方的同名文件，这个文件经常可能是另一个目录的另一个版本别人同样目录下的他的版本写了一个脚本td（推到的意思，咦，怎么没有表情 ︿(￣︶￣)︿），有两种使用方式使用前在terminal设置好 OBJ_DIR 环境变量。 td file1，就比较当前... 阅读全文

摘要： DAP简单来说分成 DP + AP , Debug Port + Access PortDebug Port--和JTAG的接口叫做Debug PortAccess Port--和内部其他的接口叫做Access Port内部模块理解了一下。 阅读全文

摘要： 前阵子出去找工作，有的人不太理解，你们SoC有什么可做的，不就是找几个IP来搭积木嘛。你那个FPGA prototyping有什么可做的，不就是编一个镜像嘛。 正好，新项目，重新开始做一颗SoC。接下来多写一些SoC相关的东西。一颗SoC，人多有人多的做法，人少有人少的做法，但是现在商业公司，... 阅读全文

摘要： 很土的一个名字，RTL to Bit fpga脚本，做一个事情，输入RTL filelist，吐出一个bit本来要做的事情比较繁琐：整理rtl filelist和sdc，生成符合SYNPLIFY格式的.prj文件。（准备工作）在SYNPLIFY里面点击run，生成edf和synplicity.ucf，在synplicity.ucf里面添加管脚约束信息。（2-5小时）在ISE里面读入edf 和ucf，点击-“generate programming files”（2-5小时）在IMPACT把bit转成mcs文件。（2分钟）过程就是这么个3-4步骤，麻烦就在于不停的要人工参与进去，综合可能要5个小 阅读全文

摘要： 专职在AP这边做FPGA也已经有3个月多了。总结下做了什么，还有什么可以精通的，接下来做什么。找啊找，终于找到了跟这个平台匹配的database，然后整理了下，发现可以用。 熟悉DataBase算是一个步骤，而且对做SoC有一定的帮助。LCD， VPU，SD，CCIC，GC等模块的支持。1）From ASIC to RTL，添加一些Lib，修改了一些Memory文件。2）对DataBase了解的基础上例化，修改连接。管脚分配。IDENTIFY环境的搭建。对IDENTIFY instrument 和debugger软件研究，在实验室帮忙debug，dump波形。负责生成维护镜像。进而开发了一个脚 阅读全文

摘要： 背景大概是这样。复用其他组原来搭建好的FPGA平台，把里面的VPU换成我们现在用的这个版本的VPU，做FPGA protyping。这么做的目的有2个，一个是能够通过FPGA跑大量的case来验证模块的功能，另外一个是可以帮助软件组提前开发驱动，等芯片流片回来后就可以上软件了。软件组跑一个MPEG4 case，发现跑一个简单的预处理功能是可以通过的，但是要真正解码的时候就会挂住（hang）。boss和模块负责人都感觉是axi id的问题，因为简单的模式用到的id数量简单，可能就是0，所以可以pass，而真正解码的时候会用到比较多的id，如果收发的id不匹配就出错了。果然，module owne 阅读全文

摘要： AXI : Advanced eXtensible Interface ? 它的地址/控制和数据相位是分离的，支持不对齐的数据传输 ? 同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问 ?并更加容易就行时序收敛 ? AXI4-Lite, AXI4-Stream ? how seperate channels benifit?charpter-1 architecture, features------------------------------* separate address/control and data phases* support for 阅读全文

摘要： 基础概念------------------------------------------------------------------------------------------------------------------------speed取决于三个因素：吞吐率（每个cycle可以处理的数据量），延迟（数据从输入到输出的cycle数），时序信息（时序器件的延时）时序收敛的（每个cycle的时间）。高吞吐率的结构： pipeline，类似于汽车制造装配线线。very-high performance devices, 比如：CPU指令集，网络协议栈，编码引擎。迭代展开(流水线展 阅读全文