摘要：
利用ModelSim进行时序仿真（门级仿真），可以比较真实地反映出器件的延时情况，不过它也需要相关器件atom库的支持。下面就用分频器实例简要说明一下：1、在QuartusII中新建一个div工程。注意EDA Simulator的设置，可以新建工程时设置也可以后续再设置，如图：Tool name选择ModelSim，Format for output netlist选择Verilog（会生成.vo的Verilog输出文件，若选择VHDL则会生成.vho的VHDL输出文件），其它的可以默认就行。2、添加源文件，并编译。完了就会在当前工程目录下生成Simulation>ModelSim的文件 阅读全文
