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摘要: http://hi.baidu.com/hieda/blog/item/5457fd01f284edd2277fb504.html 在芯片的研发环节,FPGA验证是其中的重要的组成部分,如何有效的利用 FPGA 的资源,管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配,但是从研发的时间段上来考虑这种方法往往是不可取的,RTL验证与验证板设计必须是同步进行的,在验证代码出来时验证的单板也必须设计完毕,也就是管脚的分配也必须在设计代码出来之前完成。所以,管脚的分配更多的将是依赖人,而非工具,这个时候就更需要考虑各方面的因素。 综合起来主要考虑以 阅读全文
posted @ 2011-05-22 10:14 Hello Verilog 阅读(674) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/e8f8752465afb337c895593c.html异步FIFO 结构及FPGA 设计 吴自信,张嗣忠. 单片机及嵌入式系统应用,2000摘要:首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。1、异步FIFO介绍在现代的集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟。多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步 FIFO(First In First Out)是解 阅读全文
posted @ 2011-05-22 10:12 Hello Verilog 阅读(1874) 评论(1) 推荐(1) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/1148098defa05316b21bba4c.htmlDecimationI did not mention the term "decimation" yet at all because it is neither a process nor is it mystic - it's trivial. It is required when a bitstream, e.g. the output of an analogue modulator, shall be converted t 阅读全文
posted @ 2011-05-22 10:10 Hello Verilog 阅读(742) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/7668eddd0a92c7305882dd43.htmlWhen looking for an introduction to delta sigma conversion I found that most explanations were from a very theoretical point of view. It took me a while to understand how Delta Sigma converters really work. So I decided to write this i 阅读全文
posted @ 2011-05-22 10:09 Hello Verilog 阅读(924) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/e54301f44d87e4ddf2d385c3.html9.0 阻塞赋值 & 简单例子 有许多将Verilog和Verilog综合的书,它们举了很多成功地利用“阻塞赋值”为一些简单的时序电路建模的小例子。例13是一个在大多数 Verilog书本里用来为一个触发器(flip-flop)建模的例子(这是简单而有缺陷的阻塞赋值建模,但是它确实可以工作): module dffb (q, d, clk, rst); output q; input d, clk, rst; reg q; always @(posedge 阅读全文
posted @ 2011-05-22 10:07 Hello Verilog 阅读(1017) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/4a7f238220e256a60cf4d2c2.html源文件作者:Clifford E. Cummings (Sunburst Design, Inc.) 原标题:Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill! ATTN: 所有括号内“外注”为理解方便或有疑问的地方,原文里并没有。所有翻译都是为遵循“共同进步”的理想但并没有去努力得到原作者的任何书面和其它方式许可,所以仅供大家参考。本人英文和设计水平都极有限,所以不能保证与原 阅读全文
posted @ 2011-05-22 10:06 Hello Verilog 阅读(556) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/ddcc9350b74940581038c2d0.html一般认为Verilog HDL在系统级抽象方面比VHDL略差一些,而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序,是一个加法器内容如下module adder(count,sum,a,b,cin);input[2:0] a,b;input cin;output count;output [2:0] sum;assign{count,sum}=a+b+cin;endmodule开始编译出现了几次错误,后来发现给实体的命名和程序中实体要一致而且大 阅读全文
posted @ 2011-05-22 10:03 Hello Verilog 阅读(922) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/77a40cc631e4511f9d163d38.html1952年9月30日,第一套明线12路载波机(J2)装机,开通北京至石家庄的载波电路。1954年,研制成功60千瓦短波无线电发射机 1956年,上海试制成功55型电传打字电报机 我国第一次开放会议电话业务 1956年2月28日,北京长途电话局开放会议电话业务。首次会议电话会议为中华全国总工会召开的十省市电话会议。 1958年,上海试制成功第一部纵横制自动电话交换机,第一套国产明线12路载波电话机研制成功 1959年,第一套60路长途电缆载波电话机研制成功,北京与莫斯 阅读全文
posted @ 2011-05-22 10:02 Hello Verilog 阅读(599) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/2950e71664f03055f3de323f.html中国通信简史 (上)1871年,英国、俄罗斯、丹麦敷设的香港至上海、长崎至上海的水线,全长2237海里。于1871年4月,违反清政府不得登陆的规定,由丹麦大北电报公司出面,秘密从海上将海缆引出,沿扬子江、黄浦江敷设到上海市内登陆,并在南京路12号设立报房。于1871年6月3日开始通报。这是帝国主义入侵中国的第一条电报水线和在上海租界设立的电报局。 1873年,法国驻华人员威基杰(S·A·Viguer)参照《康熙字典》的部首排列方法,挑选了常用汉字 阅读全文
posted @ 2011-05-22 10:01 Hello Verilog 阅读(775) 评论(0) 推荐(0) 编辑
摘要: http://hi.baidu.com/hieda/blog/item/a8015aa41fcb82f39152ee5d.html以下内容均来自互联网,感谢原创。======================================闲来无事,随便写写,也算是分享一下信息吧。德国位于欧洲中部,人口8000多万,其中十分之一是外国人,25%的德国人有外国血缘,其中以土耳其和俄罗斯人居多,主要语言是德语,各地有方言。作为一个发动过两次世界大战,诞生了爱因斯坦,海森堡,歌德,黑格尔等大量科学家和思想家的国家,老一代德国人是喜欢思考的,德国的教育系统也有其特色。而新一代的德国年轻人受美国文化的影响 阅读全文
posted @ 2011-05-22 10:00 Hello Verilog 阅读(493) 评论(0) 推荐(0) 编辑
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