RTL Design - 随笔分类 - Hello Verilog

浅淡逻辑设计的学习

摘要：http://blog.ednchina.com/codeman/200831/message.aspx（1）浅淡逻辑设计的学习学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都不可能有的话，接下来的内容你就没有必要再看了，花的时间再多也只能学到皮毛--很多细节的问题光写代码是发现不到的。而且要真正入门，最好要多做几个项目（这三年大大小小的项目我做有七八个），总线型的和数字信号处理型的最好都要接触一些，因为这两个方向的逻辑设计差异比较大：前者主要是控制型的，会涉及到状态机等控制逻辑；后者主要是计算型的，难点主要在对符号、浮点数转定点数、位宽等方面的处理上。第二要有好的师父。这里说的好的阅读全文

posted @ 2011-06-30 17:26 Hello Verilog 阅读(812) 评论(1) 推荐(2) 编辑

FPGA设计的四种常用思想与技巧

摘要：http://hi.baidu.com/hieda/blog/item/65c0dc1eb7b2c11c413417d4.html四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。 FPGA/CPLD的设计思想与技巧是一个非常大的话题，由于篇幅所限，本文仅介绍一些常用的设计思想与技巧，包括(1)乒乓球操作、(2)串并转换、(3)流水线操作和(4)数据接口的同步方法。希望本文能引起工程师们的注意，如果能有意识地利用这些原则指导日后的设计阅读全文

posted @ 2011-05-22 11:25 Hello Verilog 阅读(763) 评论(0) 推荐(0) 编辑

FPGA时钟问题的探讨汇总

摘要：http://hi.baidu.com/hieda/blog/item/5e59b2fc08de6bfefc037f04.html 无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。1. 全局时钟2. 门控时钟3. 多级逻辑时钟4. 行波时钟5. 多时钟系统1．全局时钟对于一个设计阅读全文

posted @ 2011-05-22 11:10 Hello Verilog 阅读(987) 评论(0) 推荐(1) 编辑

FPGA中竞争冒险问题的研究

摘要：http://hi.baidu.com/hieda/blog/item/17544029a34a52fd98250a6b.html什么是竞争冒险？请看：组合逻辑电路中竞争冒险的分析1 引言现场可编程门阵列(FPGA)在结构上由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块，来实现一定的逻辑功能。 FPGA可以替代其他PLD或者各种中小规模数字逻辑芯片在数字系统中广泛应用，也是实现具有不同逻辑功能ASIC的有效办法。FPGA是进行原型设计最理想的载体，原型机的最初框架和实现通过PFGA来验证，可以降低成本、缩短开发周期。利用FPGA的可重配置功能，可以在使用过程中，在不改变所设计的阅读全文

posted @ 2011-05-22 11:09 Hello Verilog 阅读(1851) 评论(0) 推荐(0) 编辑

LVDS技术原理和设计简介

摘要：http://hi.baidu.com/hieda/blog/item/7c1b35c294d36b36e4dd3b65.html简介：介绍了LVDS（低电压差分信号）技术的原理和应用，并讨论了在单板和系统设计中应用LVDS时的布线技巧。１ LVDS介绍 LVDS（Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。几十年来，5V供电的使用简化了不同技术和厂商逻辑电路之间的接口。然而，随着集成电路的发展和对更高数据速率的要求，低压供电阅读全文

posted @ 2011-05-22 11:05 Hello Verilog 阅读(1282) 评论(0) 推荐(0) 编辑

什么是施密特触发器(Schmitt Trigger)?

摘要：http://hi.baidu.com/hieda/blog/item/c996d9cc5d1a8c1400e92877.html施密特触发器(Schmitt Trigger)，简单的说就是具有滞后特性的数字传输门。（一）施密特触发器结构举例（二）施密特触发器具体分析（三）施密特触发器电路用途（四）施密特触发器相关部分总结（五）附：用555定时器构成施密特触发器用555定时器构成多谐振荡器Sometimes an input signal to a digital circuit doesn't directly fit the description of a digital si 阅读全文

posted @ 2011-05-22 11:04 Hello Verilog 阅读(4075) 评论(0) 推荐(0) 编辑

锁相环(PLL)的工作原理

摘要：http://hi.baidu.com/hieda/blog/item/f87b93240f15a7054c088db9.html1．锁相环的基本组成 [部分转贴]2．锁相环的应用 [1] 锁相环在调制和解调中的应用 [2] 锁相环在调频和解调电路中的应用 [3] 锁相环在频率合成电路中的应用================================================================================1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路阅读全文

posted @ 2011-05-22 11:02 Hello Verilog 阅读(3147) 评论(0) 推荐(1) 编辑

组合逻辑电路中竞争冒险的分析

摘要：http://hi.baidu.com/hieda/blog/item/a4e2f826a8295c138b82a142.html1. 什么是竞争冒险？2. 竞争冒险产生的原因？3. 如何判断有竞争冒险？4. 如何消除竞争冒险？===============================================================================1. 什么是竞争冒险？信号在通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这阅读全文

posted @ 2011-05-22 10:59 Hello Verilog 阅读(3933) 评论(0) 推荐(3) 编辑

基于FPGA/CPLD设计与实现UART

摘要：http://hi.baidu.com/hieda/blog/item/750eac88fcf5d790a5c2727e.html- 基于FPGA/CPLD设计与实现UART--摘要：UART是广泛使用的串行数据通讯电路。本设计包含UART发送器、接收器和波特率发生器。设计应用EDA技术，基于FPGA/CPLD器件设计与实现UART。关键词：FPGA/CPLD；UART；VHDL UART（即Universal Asynchronous Receiver Transmitter 通用异步收发器）是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。---串行外设用到RS23 阅读全文

posted @ 2011-05-22 10:55 Hello Verilog 阅读(786) 评论(0) 推荐(0) 编辑

基于XC2V1000型FPGA的FIR抽取滤波器的设计

摘要：http://hi.baidu.com/hieda/blog/item/3613b6bf6f4dd00e18d81f78.html基于XC2V1000型FPGA的FIR抽取滤波器的设计摘要：介绍XC2V1000型现场可编程门阵列(FPGA)的主要特性和FIR抽取滤波器的工作原理，重点阐述用XC2V1000实现FIR抽取滤波器的方法，并给出仿真波形和设计特点。关键词：FIR抽取滤波器；流水线操作；XC2V1000；现场可编程门阵列1 引言抽取滤波器广泛应用在数字接收领域，是数字下变频器的核心部分。目前，抽取滤波器的实现方法有3种：单片通用数字滤波器集成电路、DSP和可编程逻辑器件。使用单片通阅读全文

posted @ 2011-05-22 10:54 Hello Verilog 阅读(486) 评论(0) 推荐(0) 编辑

CRC(Cyclic Redundancy Check)算法与实现

摘要：http://hi.baidu.com/hieda/blog/item/3a8f2bdaaa256edfb7fd485a.html摘要: 本文首先讨论了CRC的代数学算法，然后以常见的CRC-ITU为例，通过硬件电路的实现，引出了比特型算法，最后重点介绍了字节型快速查表算法，给出了相应的C语言实现。关键词: CRC, FCS, 生成多项式, 检错重传引言CRC的全称为Cyclic Redundancy Check，中文名称为循环冗余校验。它是一类重要的线性分组码，编码和解码方法简单，检错和纠错能力强，在通信领域广泛地用于实现差错控制。实际上，除数据通信外，CRC在其它很多领域也是大有用武之地的阅读全文

posted @ 2011-05-22 10:49 Hello Verilog 阅读(1139) 评论(0) 推荐(0) 编辑

LCD 的分类和显示原理

摘要：http://hi.baidu.com/hieda/blog/item/bde4de0f0845a3e9aa64576a.htmlLCDShort for liquid crystal display, a type of display used in digital watches and many portable computers. LCD displays utilize two sheets of polarizing material with a liquid crystal solution between them. An electric current passed 阅读全文

posted @ 2011-05-22 10:48 Hello Verilog 阅读(2047) 评论(0) 推荐(0) 编辑

FFT算法的一种FPGA实现

摘要：http://hi.baidu.com/hieda/blog/item/6afab113b8985127dc540179.html1引言 OFDM（正交频分复用）是一种多载波数字调制技术，被公认为是一种实现高速双向无线数据通信的良好方法。在OFDM系统中，各子载波上数据的调制和解调是采用FFT（快速傅里叶变换）算法来实现的。因此在OFDM系统中，FFT的实现方案是一个关键因素。其运算精度和速度必须能够达到系统指标。对于一个有512个子载波，子载波带宽20 kHz的OFDM系统中，要求在50 μs内完成512点的FFT运算。硬件实现FFT算法的主要方案有：DSP（通用数字信号处理器）；FFT专阅读全文

posted @ 2011-05-22 10:47 Hello Verilog 阅读(5114) 评论(0) 推荐(0) 编辑

什么是亚稳态？What is metastability?

摘要：http://hi.baidu.com/hieda/blog/item/3374fd94b65a151ad21b708c.html1. 什么是亚稳态？ 1.1 亚稳态发生的原因 1.2 亚稳态的危害 1.3 亚稳态的解决办法 1.4 亚稳态与系统可行性2. 你的PLD处于亚稳态吗？3. What is metastability? [from www.asic-world.com]======================================================================1.什么是亚稳态？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态阅读全文

posted @ 2011-05-22 10:17 Hello Verilog 阅读(2096) 评论(0) 推荐(0) 编辑

Interfacing Two Clock Domains

摘要：http://hi.baidu.com/hieda/blog/item/e40402f0cfabc7c77931aa8a.htmlThere are times when a designer needs to interface two systems working at two different clocks. This interfacing is difficult in the sense that design becomes asynchronous at the boundary of interface, which results in setup and hold v 阅读全文

posted @ 2011-05-22 10:15 Hello Verilog 阅读(340) 评论(0) 推荐(0) 编辑

异步FIFO结构及FPGA设计 ---跨时钟域设计

摘要：http://hi.baidu.com/hieda/blog/item/e8f8752465afb337c895593c.html异步FIFO 结构及FPGA 设计吴自信,张嗣忠. 单片机及嵌入式系统应用,2000摘要：首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。1、异步FIFO介绍在现代的集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟。多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步 FIFO（First In First Out）是解阅读全文

posted @ 2011-05-22 10:12 Hello Verilog 阅读(1925) 评论(1) 推荐(1) 编辑

An Introduction to Delta Sigma Converters (Delta-Sigma转换器下篇)

摘要：http://hi.baidu.com/hieda/blog/item/1148098defa05316b21bba4c.htmlDecimationI did not mention the term "decimation" yet at all because it is neither a process nor is it mystic - it's trivial. It is required when a bitstream, e.g. the output of an analogue modulator, shall be converted t 阅读全文

posted @ 2011-05-22 10:10 Hello Verilog 阅读(767) 评论(0) 推荐(0) 编辑

An Introduction to Delta Sigma Converters (Delta-Sigma转换器上篇)

摘要：http://hi.baidu.com/hieda/blog/item/7668eddd0a92c7305882dd43.htmlWhen looking for an introduction to delta sigma conversion I found that most explanations were from a very theoretical point of view. It took me a while to understand how Delta Sigma converters really work. So I decided to write this i 阅读全文

posted @ 2011-05-22 10:09 Hello Verilog 阅读(979) 评论(0) 推荐(0) 编辑

如何保证RTL设计与综合后网表的一致性

摘要：http://hi.baidu.com/hieda/blog/item/1754402924bed7f999250afa.html文章简介：在超大规模数字集成电路的设计中，我们使用逻辑综合工具来完成从RTL设计到门级网表的转化。我们希望它综合出的门级网表与我们的RTL 设计在逻辑和时序上完全一致。但是某些书写风格和设计思路却会造成两者不一致的情况，降低我们的工作效率。本文列举了三种RTL设计与综合后网表不一致的情况，并给出了解决方法．我们以Design Compiler为例，来说明设计RTL时应该注意的问题。在仿真和调试时，我们使用了NC-Verilog和Debussy。1.不完整的敏感量列阅读全文

posted @ 2011-05-22 09:35 Hello Verilog 阅读(2629) 评论(0) 推荐(0) 编辑

Verilog & FPGA 个人经验总结

摘要：http://www.cnblogs.com/jianyungsun/archive/2011/01/17/1937678.html 自己学习Verilog 和FPGA已经一学期了，期间自己也算是做了不少的FPGA实验，也写了一些代码，期间自己感触最深的就是当你的代码出现错误时你应改怎么快速又准确的解决这些Bug，并同时也应该想想为什么会出现这些Bug，到底是当初那些原因导致这些Bug的产生等等。我感觉自己犯的都是很低级的错误，其实说白了就两句话： 1、永远要对你的设计的每一个细节了如指掌。 2、做好版本管理，对你的每一个修改都要有记录，本版本的主要的特点、更改的地方等。 3、认真、仔细、小阅读全文

posted @ 2011-05-18 11:00 Hello Verilog 阅读(405) 评论(0) 推荐(0) 编辑

随笔分类 - RTL Design

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