触发器电路结构及工作原理：D锁存器、主从触发器（~RS,~JK）、边沿触发器(维持-阻塞型、门电路延时型、主从型)、动态特性
JK触发器和D触发器功能最完善，JK最最完善；故JK和D触发器常见，而RS是所有触发器的基本构成，存在于内部结构。
1.D锁存器
动作特点：
CP=1，Q随输入D改变而改变（输入输出关系似乎透明的，又叫透明锁存器）
CP=0，Q状态被锁存（控制信号从1到0转变时刻，即下降沿，输入D的状态）
$Q_{n+1}=S+\overline{R}Q_{n}=J\overline{Q_{n}}+\overline{KQ_{n}}·Q_{n}=J\overline{Q_{n}}+\overline{K}Q_{n}$
（甚至是不存在的）
设$Q_n=0$，若$JK=11$，则$CP=1$时，由JK触发器状态方程，$Q_{n+1}=1$
若$CP$回到0速度太慢（JK锁存器$CP=1$脉冲宽度>翻转所需要的门电路延时），$Q_{n+1}$将继续翻转
设每个门电路延时tpd，从CP到Q和Q非要经过3级门电路，为保证触发器正常翻转，时钟脉冲宽度>=3tpd，为避免再次翻转，CP脉冲宽度不能>3tpd
所以只有RS锁存器和D锁存器
2.主从触发器（提高工作稳定性）
主从RS触发器
两个同步RS触发器串联：主触发器（公共时钟）+从触发器（公共时钟反相）
CP=1，主触发器：采样状态（根据输入SR状态改变），从触发器：时钟状态为0，不变
CP=1→0（下降沿），主触发器：保持状态，从触发器：采样状态（主触发器输出Q‘传递到整个触发器输出Q）
CP=0，保持上述输出Q
CP=0→1（上升沿），从触发器：保持状态
动作特点：每个CP脉冲期间，输出值变化1次，发生在CP下降沿
【主从触发器】需等到CP脉冲下降沿才输出（输出延时） 
在CP=1期间激励采样，且触发器输出不完全取决于CP脉冲下降沿时刻的激励输入，
而同整个CP=1期间激励信号有关
触发器原状态为Q=1，第一个CP=1期间，先SR=10，后SR=01，
虽然CP下降沿输入SR=00，
但主触发器状态改变导致第一个脉冲下降沿后触发器输出改变
主从JK触发器
（和RS的不同在于，输出交叉反馈到激励输入）
工作方式同主从RS：CP=1采样激励输入，CP=0将主触发器输出输送至整个触发器输出
一个CP脉冲周期内输出同样只改变一次！同样最后输出状态需根据激励输入在CP=1期间情况决定
下面是一个干扰的栗子
由于抗干扰能力弱，边沿触发器正逐渐替代主从触发器
3.边沿触发器（提高工作稳定性）
①维持-阻塞触发器
②基于门电路延时特性构成边沿触发器
③主从结构边沿触发器
4.边沿触发器动态特性
(1)时钟周期$T_{clock}$（使触发器正常工作的时钟脉冲周期），时钟频率$f_{clock}$（上限：该触发器的最大时钟频率）
(2)建立时间$t_s$（激励输入在时钟脉冲有效边沿前有稳定逻辑电平所需时间）
(3)保持时间$t_H$（激励输入在时钟脉冲有效边沿后需继续保持稳定逻辑电平的时间）
(4)传输延迟时间$t_{PD}$（从时钟脉冲有效边沿后到触发器输出达稳定所需时间）
①维持-阻塞型
上升沿有效。时钟信号在门G3,G4输入端，激励信号D经过G2加在G4输入端，经过G2，G1加在G3输入端→激励信号至少比CP信号提前2个门电路延时才保证CP脉冲到来时稳定（建立时间需要>=2个门电路延时时间）
CP脉冲到来后，G3,G4输出在一个门电路延时后改变，其输出将反馈至G1,G2维持后，激励信号可撤消（保持时间至少1个门电路延时时间）；G3,G4输出在一个门电路延时后送到G5,G6输入，经1个门延时后输出（传输延时需要>=2个门电路延时时间）
保证G3~G6组成的同步RS触发器稳定翻转，CP高电平维持时间>=触发器传输延时（2个门电路延时）；在CP=0期间，必须等激励输入稳定才可进行下一次触发（>=触发器建立时间）。综上，CP脉冲周期>=4个门电路延时
②门电路延时型
③主从型
上升沿有效。
CP=0，主触发器：跟随
CP上升沿，主触发器：记忆
从触发器：跟随
CP=0或1，都有一个触发器进入记忆状态，需要CP保持到正反馈建立起来（一个反相器和一个传输门延时时间）
