文章分类 - FPGA学习
Verilog HDL与FPGA数字系统设计
摘要：实验：对MIO操作点亮PS端LED灯 硬件工作 与《SDK实验篇("Hello World")》中硬件工作相同，不再叙述。 软件工作 点击“launch SDK”，新建一个模板为“hello world”的C语言工程。参考官方给出的模板代码，进行编码工作。 在“system.mss”中导入参考代码g
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摘要：中断，英文名为"Interrupt"。中断从概念上来讲就是指CPU暂时停止当前的工作，转而去处理其它的事情，处理结束之后回来继续执行当前的工作。中断产生的意义是为了在高速处理器和低速的外部设备交互数据时，提升处理器的利用率。 中断提高处理器利用率的方式。 1). 外部设备开始启动。 2). 外设产生
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摘要：SDK，即Software Development Kit，中文译作软件开发套件。XILINX SDK是集成型设计环境，可在任何AMD微处理器上创建嵌入式应用。 Zynq-7000系列基于Xilinx SoC架构。这些产品在单个器件中集成了功能丰富的Arm Corte-A9 MPCore处理系统(P
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摘要：只读存储器 只读存储器：Read-Only Memory(ROM)，是一种极为重要的时序逻辑存储电路。逻辑功能是在地址信号的选择下，从指定的存储单元中读出相应的数据。特点是ROM只能进行数据的读取，而不能修改或者写入新的数据。 16×8位的只读存储器设计如下。输入信号为地址选择信号addr，使能端e
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摘要：良好的代码风格 变量命名 在对变量命名时，要求尽可能使用有意义的名字，方便后续阅读和维护。“好的命名即是注释”。常见的变量命名方式主要有三种。 驼峰命名法：该命名方法使用大小写混合的方式来区别各个单词，一般每个单词首字母大写，其余字母小写，并且单词之间不使用任何符号隔开。例如：ChangeTime，
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摘要：交通灯设计 此次LED灯的设计将会在状态机一节中的经典摩尔型状态机-交通灯 的基础上，进行设计。 设计的基本功能：交通灯按照“红->绿->黄->红”的顺序依次交替运行。其中红灯亮10秒，绿灯亮8秒，黄灯亮4秒。该交通灯设计状态转移图及端口描述表如下。 由于设计过程中，时间单位是以秒计算，所以首先产生
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摘要：WaveDrom作为一款波形图绘制软件，学会使用将对接下来的时序分析有所帮助，所以通过本篇教程来学习并记录使用方式。 波形图绘制 绘制波形图时，使用关键字 signal 进行声明。具体格式为：[ signal: { [ name: " 该波形的名字 ", wave: ' 波形具体变换过程' ] ,
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摘要：LED灯闪烁实验 控制板上LED灯每秒反转一次，按照亮，灭，亮，灭的顺序不停的往复循环。 设计代码： module LED(clk, rst_n, led); input clk, rst_n; //系统时钟50MHZ，复位信号低位有效 output reg [3:0]led; reg [31:0]
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摘要：正常情况下，FPGA板子上往往只有一个时钟。如果需要器件工作在其它频率上，则需要使用PLL/MMCM来进行倍频分频操作。 PLL：phase-locked loop，锁相环。锁相环路是一种反馈控制电路，特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入
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摘要：在XILINX的FPGA上想要实现一个存储器，一般有两种方式：第一种是自己使用FPGA的逻辑资源自己设计；第二种是使用XILINX专用的Block Memory Generator(BMG)。 针对BRAM的资源形式，XILINX提供了两种接口类型：Native和AXI4。这两种核的主要特点如下表。
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摘要：流水线 在时序电路设计中，往往希望追求更好的时序性能，更少的运行时间。由于HDL的一个显著特点就是指令的并行性，如果在串行输入电路中能够利用指令的并行性，就会极大提高运行的时间，解决串行数据运算效率低下的问题。 流水线的基本思想是：将一个重复的过程分解为若干个相同或类似子过程，每个子过程由专门的功能
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摘要：触发器 触发器是构成时序逻辑电路的基本单元，用于数据的暂存，延时，计数，分频，波形产生等电路的设计。触发器是边沿触发的（仅在控制信号从高电平变为低电平或从低电平变为高电平时改变状态）。 R-S触发器 R-S触发器由两个与非门构成，把两个与非门的输入端和输出端交叉连接即可构成R-S触发器。R-S触发器
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摘要：状态机 状态机是组合逻辑和寄存器逻辑的特殊组合。一般包括两个部分，组合逻辑部分和寄存器逻辑部分。寄存器用于存储状态，组合电路用于状态译码和产生输出信号。状态机的下一个状态不仅和输入信号有关，而且和当前寄存器的状态也有关系。状态机的要素有三个：状态，输入和输出。 状态：在逻辑设计中，使用状态划分逻辑顺
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摘要：组合逻辑电路 组合逻辑电路是指任意时刻的输出，只与当前时刻的输入有关，而与电路原来的状态无关。组合逻辑电路没有记忆功能。组合逻辑电路的基本特征是：(1)可以有多个输入端和输出端，每一个输出变量，与全部输入变量或部分输入变量有着固定的逻辑关系。(2)输出时全部输入或部分输入的逻辑函数。 组合逻辑电路的
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摘要：ModelSim简介 Verilog仿真的常用软件有VCS，NC-Verilog和ModelSim，但是VCS，NC-Verilog都工作在Linux环境下，为了方便仿真，所以使用可以在Windows环境下使用ModelSim来进行仿真。ModelSim软件是由Mentor进行开发，速度相较于前两款
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摘要：Verilog简介 Verilog的全称为Verilog HDL，其中的HDL 是指Hardware Description Language，即硬件描述语言，是对硬件的一种描述方法。数字电路发展初期，由于数字电路器件结构简单，所以设计过程中并不会使用硬件描述语言。然而目前随着设计电路规模的不断扩大
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