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2021年8月22日
verilog中=和<=的区别(转)
摘要: 转自: https://www.cnblogs.com/rednodel/p/4103987.html 一般情况下使用<=,组合逻辑使用=赋值,时序逻辑使用<=赋值: 举个例子:初始化m=1,n=2,p=3;分别执行以下语句 1、begin m=n;n=p;p=m; end 2、begin m<=n
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posted @ 2021-08-22 17:25 阿C
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