verilog 双向IO实现
摘要：网上搜索了一番，示例挺多，但发现都写的是 input in; output out;然后 assign io= (oe)?out:1'bz;就有点想不明白了，当IO方向为输出时，应该输出out的值，那么针对这个IO模块，out应该是input才对。而in应该是ouput的。尝试写了段代码module...
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posted @ 2014-09-01 00:27
随笔分类 - FPGA
FPGA入门学习第一课：二分频器
摘要：分频器还是比较简单的，一般的思路是：每数几个时钟就输出一个时钟。最简单的当数二分频器了，每当时钟上升沿（或下降沿）就把输出翻转一下。这样就刚好实现了二分频器了。网上也搜到了最简实现”二分频最简单了，一句话就可以了： always @ (negedge clk) clk_2<=~clk_2;“但仿真时...
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posted @ 2014-07-13 00:04
quartus中查看网表
摘要：查看编译之后生成的逻辑结构tools->Netlist Viewers->RTL vierer
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posted @ 2014-07-12 21:15
