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原语（Primitives）-Xilinx库中最简单的设计元素

摘要：原语（Primitives）-Xilinx库中最简单的设计元素。Primitives 基元是设计元素“原子”。 Xilinx原语的示例包括简单缓冲区BUF和带有时钟使能和清除功能的D触发器FDCE。宏（Macros）-Xilinx库的设计元素“分子”。可以从设计元素原语或宏创建宏。例如，FD4C 阅读全文

posted @ 2021-07-12 17:56 皮皮祥阅读(615) 评论(0) 推荐(0) 编辑

学习FPGA方法

摘要： PS：笔者强烈建议诸位注册一个EETOP的账号，每天签到或者发贴、回贴就有积分了，里面的资源非常丰富，各种软件、资料都能找到。一、入门首先要掌握HDL（HDL=verilog+VHDL）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL 阅读全文

posted @ 2021-07-09 11:46 皮皮祥阅读(426) 评论(0) 推荐(2) 编辑

FPGA芯片如何选型

摘要： 1.根据需求先选择资源足够的芯片，估算使用的资源，资源包括LUT、RAM、DSP和GTP等，记得留余量，我们是留40%～50%，资源用太多容易出现问题。 2.根据系统时钟频率选择一个系列，频率高的就选择中端以上的FPGA，如KINTEX7或KU系列，速度等级一般先-2。 3.根据IO需求选择封装，I 阅读全文

posted @ 2021-07-06 10:48 皮皮祥阅读(631) 评论(0) 推荐(0) 编辑

FPGA对输入信号上升沿或下降沿检测原理和Verilog代码

摘要：目标：当输入信号，产生下降沿或下降沿时，能在下一个时钟周期得到响应。下降沿检测上升沿检测步骤：1、将输入信号打两拍步骤：1、将输入信号打两拍 2、将第一拍信号取反并与第二拍信号相与 2、将第二拍的信号取反与第一拍信号相与 3、得到的高电平就是指示信号 3、得到的高电平就是指示信号代码：阅读全文

posted @ 2021-07-05 10:16 皮皮祥阅读(1344) 评论(0) 推荐(0) 编辑

跨时钟域处理方法总结--最终详尽版

摘要：跨时钟域处理--最终详尽版目录跨时钟域处理--最终详尽版 1. 异步时序定义 2. 亚稳态 3. 单比特同步策略方法一：双锁存器注意问题1 注意问题2 注意问题3 扩展* 4.多比特同步策略控制信号多比特同步同步变化的控制信号控制信号多比特之间有一定时钟相位差数据多比特同步方法一：阅读全文

posted @ 2021-07-02 14:59 皮皮祥阅读(760) 评论(0) 推荐(0) 编辑

异步FIFO

摘要：跨时钟域的问题：前一篇已经提到要通过比较读写指针来判断产生读空和写满信号，但是读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的，因此我们需要进行同步处理以后进行比较。解决方法：两级寄存阅读全文

posted @ 2021-07-02 14:52 皮皮祥阅读(303) 评论(0) 推荐(0) 编辑

FPGA亚稳态问题

摘要：前言触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。触发阅读全文

posted @ 2021-07-01 13:23 皮皮祥阅读(226) 评论(0) 推荐(0) 编辑

时钟偏斜和时钟抖动

摘要：系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部阅读全文

posted @ 2021-07-01 13:15 皮皮祥阅读(717) 评论(0) 推荐(0) 编辑

跨时钟域

摘要：跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还是在校的学生，跨时钟域处理也是面试中经常常被问到的一个问题。在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit 阅读全文

posted @ 2021-06-30 17:52 皮皮祥阅读(1938) 评论(0) 推荐(1) 编辑

组合逻辑和时序逻辑的区别？

摘要：组合逻辑和时序逻辑的区别？根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。 1 组合逻辑：组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种：（1）：always @（电平敏感信号列表）阅读全文

posted @ 2021-06-29 17:06 皮皮祥阅读(1211) 评论(0) 推荐(0) 编辑

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