皮皮祥的博客

摘要： 背景 RAM和ROM也是类似的，由于这也是常用的IP核，所有完全有必要在这里记录一下，以后用到了实际后，再补充到实际工程中。随机存储器（RAM），它可以随时从任一指定地址读出数据，也可以随时把数据写入任何指定的存储单元，且读写的速度与存储单元在存储芯片的位置无关。RAM主要用来存放程序及程序执行过程 阅读全文

摘要： 本文首发于微信公众号“花蚂蚁”，想要学习FPGA及Verilog的同学可以关注一下。 1. if_else语句 if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假)决定执行给出的两种操作之一。Verilog HDL语言提供了三种形式的if语句。 (1). if(表达式)语句 例如： if 阅读全文

摘要： https://www.docin.com/p-1996173921.html 在同一个变量中，不要对同一个变量赋值，如果对同一变量多次赋值，那么它只执行最后一次赋值操作。 module test(clk,datain,dataout); input clk;input [2:0] datain;o 阅读全文

摘要： FPGA 非阻塞赋值与阻塞赋值 1.0简介 2.0阻塞赋值&非阻塞赋值 2.1阻塞赋值 2.2非阻塞赋值 2.3区别 3.0编码准则 4.0 举例 准则1）时序电路建模时，用非阻塞赋值； 准则2）锁存器电路建模时，用非阻塞赋值； 准则3）用always块建立组合逻辑模型时，用阻塞赋值； 准则4）在同 阅读全文

摘要： verilog设计进阶 时间：2014年5月6日星期二 主要收获： 1.阻塞赋值与非阻塞赋值； 2.代码测试； 3.组合逻辑电路和时序逻辑电路。 阻塞赋值与非阻塞赋值： 1.阻塞赋值“=”（组合逻辑电路），非阻塞赋值“<=”（时序逻辑电路）； 2.Verilog模块编程的8个原则： (1) 时序电路 阅读全文

摘要： always模块中可以对同一变量赋值吗 阅读全文

摘要： Verilog语言和VHDL语言是两种不同的硬件描述语言，但并非所有人都同时精通两种语言，所以在某些时候，需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到VHDL过程中存在的问题进行了总结，欢迎批评指正。 当我们刚开始学习FPGA时，一定会遇到一个问题： 阅读全文

摘要： 本文参考 夜煞CSDN 的CSDN 博客 ，有改动 全文地址请点击：https://blog.csdn.net/u010549444/article/details/50993274?utm_source=copy 基本概念的差别 wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块 阅读全文

摘要： 模块端口输出不能到REG寄存器，wire变量可以在always 语句中做右值，但左值只能是REG型， 阅读全文

摘要： vivado综合出现[Synth 8-91] ambiguous clock in event control 查阅相关资料，目前有两种情况： 1.always敏感变量没有得到使用 常见有rst信号 代码修改如下即可： 2.always块中语法问题 敏感变量都有使用，为何还会出现该问题，检查语法是否 阅读全文