皮皮祥的博客

摘要： 敏感信号列表出现在always块中，其典型行为级的含义为： 只要敏感信号列表内的信号发生电平变化，则always模块中的语句就执行一次，因此设计人员必须将所有的输入信号和条件判断信号都列在信号列表中。 有时不完整的信号列表会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性。 在实际的PLD 器 阅读全文

摘要： 楼主的问题有点反了。SRAM工艺是FPGA的一种工艺方法。而工艺主要是针对编程开关来说的。现在的FGPA按工艺分主要有SRAM工艺和Flash工艺两类。SRAM工艺的FPGA最大的特点是掉电数据会丢失，无法保存，所以它们的系统除了一个FPGA以外，外部还需要增加一个配置芯片用于保存编程数据，比如EP 阅读全文

摘要： 在文章《LUT是如何实现千万种逻辑结构的》里面我们讲过了LUT的原理，实现逻辑函数时，相当于一个ROM将结果预存，然后把通过输入信号当作地址对预存的结果进行寻址。因此同样借助LUT加几个端口，就可以实现RAM。SLICEM里面的LUT就可以用来实现RAM资源。我们接下来讲几个概念。 （1）CLB C 阅读全文

摘要： 一.查找表（Look-Up-Table)的原理与结构 采用这种结构的PLD芯片我们也可以称之为FPGA：如xilinx的Spartan,Virtex系列等。 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一 阅读全文

摘要： 如果clk是std_logic类型，它的取值有9种，当clk'event 和clk='1'都满足时不一定是上升沿，此时应该用rising_edge。clk为bit类型时是一样的。 阅读全文

摘要： 本文转载自： MYMINIEYE微信公众号 1.差分信号简介 1.1差分信号 区别于传统的一根信号线一根地线的做法，差分传输在两根线上都传输信号，这两个信号的振幅相同，相位相反，在这两根线上的传输的信号就是差分信号。信号接收端通过比较这两个电压的差值来判断发送端发送的逻辑状态。在电路板上，差分走线必 阅读全文

摘要： Xilinx FPGA可以选择端接电阻是在FPGA内实现还是外部实现,一般都是采用在FPGA内实现可以省却PCB上布板的不便,对接口速率较低的来说,有时候不端接也看不出问题来,但是速率一高问题就容易出现了,会影响到FPGA接收数据的准确性,就是信号完整性方面的内容。 阅读全文

摘要： 参考文档UG471，在满足一定条件下，LVDS25电平可以接入VCCO为3.3V的Bank。 如果该Bank有LVCMOS电平的输入输出引脚，从我们的测试来看，在Vivado中必须把LVCMOS电平的信号设置为LVCMOS25，而不能配置为LVCMOS33，否则会报错编译不过。 我的疑问是， 1， 阅读全文

摘要： 1.信号 信号是描述硬件系统的基本数据对象，它的性质类似于连接线。信号可以作为设计实 体中并行语句模块间的信息交流通道。 信号作为一种数值容器，不但可以容纳当前值，也可以保持历史值（这决定于语句的表达方式）。这一属性与触发器的记忆功能有很好的对应关系，只是不必注明信号上数据流动的方向。信号定义的语句 阅读全文

摘要： 原文链接点击这里 EEPROM（Electrically Erasable Programmable read only memory）即电可擦可编程只读存储器，是一种掉电后数据不丢失（不挥发）存储芯片。 EERPOM的基本结构有几种，这里讲解比较常用的FLOTOX管结构，如下图所示： FLOTOX 阅读全文