皮皮祥的博客

摘要： 1. 给模块取一个名字（可任意取，一般在仿真模块后加"_test") 例如: module myDesign_test; /*/*/ endmodule 2. 定义变量类型 将输入信号定义为reg类型的；将输出信号定义为wire类型的； 3. 例化模块，并将输入的信号和2中定义的信号进行关联。 例如 阅读全文

摘要： 首先，VHDL不是软件程序，不存在顺序执行的问题。如果你用多个结构体来描述不同的实现方案的话，那么，如果不特别声明的话，则VHDL会对最后描述的那个结构体进行综合。如果你想要对其他结构体进行综合的话，则要写一个配置声明。 配置是VHDL五大模块（实体、结构体、设计库、程序包、配置）之一，关于配置的详 阅读全文

摘要： 文章目录 前言 VHDL与Verilog的比较 语法比较 基本程序框架比较 端口定义比较 范围表示方法比较 元件调用与实例化比较 Process与always比较 标准逻辑类型比较 逻辑常量赋值比较 命名规则比较 操作符号比较 注释比较 初始化比较 例化与生成语句比较 循环语句对比 子程序对比 自定 阅读全文

摘要： “initial这个语法一般使用于仿真所用的激励文件中,只是给寄存器类型的变量赋初值用的,因此理论上是不可以被综合的。” 阅读全文

摘要： Xilinx公司的FPGA中有着很多的有用且对整个工程很有益处的IP核，比如数学类的IP核，数字信号处理使用的IP核，以及存储类的IP核，本篇文章主要介绍BRAM IP核的使用。 BRAM是FPGA定制的RAM资源，有着较大的存储空间，且在日常的工程中使用较为频繁。BRAM以阵列的方式排布于FPGA 阅读全文

摘要： 双口RAM经常用于跨时钟域处理，且比FIFO灵活性更大。本文给出一个具体的设计实例，让大家理解双口RAM在跨时钟域处理中乒乓操作的用法。 输入数据速率20MHz，输出数据速率100Mhz，使用双口RAM完成跨时钟域处理。一次传输的数据为1024个，假设数据位宽为8bit，使用两片宽度为8、深度为10 阅读全文

摘要： 今天给大侠带来基于FPGA的乒乓ram设计，话不多说，上货。 一、概述 在现在的数据采集分析系统中，随着采集数据的速度剧增，每次都对这些庞大的数据量直接进行分析，这将会占用很多的CPU，使得CPU不能及时的去做其它的事情。我们可以在传输这些数据的时候提供适当的通道，建立一个缓冲电路，来实现数据流的无 阅读全文

摘要： 李虎： CLB中分为SliceM和SliceL。他们其中都有LUT。 SliceM（M是指Memory）和SliceL（L是指Logic）的区别是，SliceM中含有能够把LUT资源重新整合为Ram和Rom的逻辑。这就是所谓的Distributed Ram。 分布式RAM是如何产生的及其与Block 阅读全文

摘要： 1.对于如下代码块： always @(nstate /*or master_din or master_dout_reg*/) begin //initial; master_din_reg = 0; master_dout = 0; cs = 1'b0; wr_done = 1'b0; rd_d 阅读全文

摘要： Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：Verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Ass 阅读全文