皮皮祥的博客

摘要： 这两天调试图像，有一个模块输出图像出现闪屏现象，模块环境定义如下： 由于涉及到进出内存操作，为了排除进出内存问题，先屏蔽掉帧缓存模块，发现图像不闪，因此可以定位帧缓存引入的问题。 再看帧缓存模块，由于该模块已经过测试，复用性强稳定性高，不会出现大问题，这时对端口信号进行监测发现问题。 输入控制信号是 阅读全文

摘要： 点击上方“蓝字”，学习更多干货！ 在时序电路设计中，建立时间/保持时间可以说是出现频率最高的几个词之一了，人们对其定义已经耳熟能详，对涉及其的计算（比如检查时序是否正确，计算最大频率等）网上也有很多。但抛开这些表面，建立时间/保持时间到底是如何产生的，了解的人却不是很多。本篇文章就透过现象看本质，打 阅读全文

摘要： 跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要注意的是，快时钟域到慢时钟域的同 阅读全文

摘要： BS架构与CS架构的区别 引言 开始（CS结构时期） BS架构与CS架构特点 C/S系统结构 面试题目：数据放在服务端和客户端的利与弊？ B/S系统结构 CS与BS的比较 C/S 与 B/S 区别： 现状与趋势（转自知乎） 引言 开始（CS结构时期） 刚开始的时候用户去取数据，直接就去主机拿，从这里 阅读全文

摘要： 1. 线路编码技术 线路编码机制将输入原始数据转变为接收器可接收的数据格式，同时保证数据流中有足够的时钟信息提供给接收端的时钟恢复电路。线路编码技术提供了一种将数据对齐到字节/字的方法，可以保持良好的直流平衡，增加了数据的传输距离，提供了更为有效的错误检测机制。除此之外，线路编码技术也可以用来实现时 阅读全文

摘要： 在串行数据传输中，数据接收端需要一些特定的信息来恢复出正确的字边界，以确定串行码流中哪些比特属于原始并行数据里的同一时钟节拍里的数据，这一处理过程称为字对齐(Word Aligner)。一些标准的协议会定义特殊的码型(常见的码型如8B/10B编码中的K28.5)用于字对齐处理。另一些带源同步时钟的L 阅读全文

摘要： 目录 Defining Clock Constraints 时钟约束： Identifying Clock Sources Clock Networks Report 报告工程中的时钟网络： Check Timing Report Creating Primary Clocks Input Port 阅读全文

摘要： 综合时序图： Tpd ： propagation delay . I/O pin input to non-registered output delay. The time required for a signal on any I/O pin input to propagate throug 阅读全文

摘要： 本文讲解XILINX FPGA生成时许报告后各参数的含义，综合完后打开Report Timing Summary ，跟ISE不一样的是Vivado综合后的时序报告是可信的，但注意要将约束添加好，如果在综合时没有添加约束，可以在综合后添加，添加后可以直接查看时序报告，不用重新综合，打开时序报告界面如下 阅读全文

摘要： 从上面两个图中可以清晰的看出Setup与Hold Slack的定义与计算方法: Setup slack=latch edge+Tclk2-Tsu-(launch edge+Tclk1 +Tco+Tdata) =(latch edge-lanuch edge) +(Tclk2-Tclk1)-(Tsu+ 阅读全文