皮皮祥的博客

摘要： https://www.runoob.com/w3cnote/verilog2-fast2slow.html 慢时钟域采集从快时钟域传输来的信号时，需要根据信号的特点来进行同步处理。对于单 bit 信号，一般可根据电平信号和脉冲信号来区分。 电平信号同步同步逻辑设计中，电平信号是指长时间保持不变的信 阅读全文

摘要： 关键词：触发器，锁存器 Latch 的含义 锁存器（Latch），是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值。仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。 当电平信号无效时，输出信号随输入信号变化，就像通过了缓冲器；当电平有效时，输出信号被锁存。激励信号的 阅读全文

摘要： 前言 学习说明此文档为本人的学习笔记，对一下资料进行总结，并添加了自己的理解。 一、基本概念 如果拿到了数字电路技术基础的书，翻开书本的目录你会发现，关于锁存器的章节与内容非常少，也就是在触发器前面有一小节进行了简单说明。但是真的就这么简单么？ 答案是否定的。 在组合逻辑电路与时序逻辑电路中间夹了一 阅读全文

摘要： 文章目录 前言 一、Latch的产生 二、解决办法 前言 触发器大家可能再熟悉不过了，就拿D触发器来说，触发器是边沿敏感器件，会在时钟的上升沿（或者下降沿）将输入数据打入触发器（满足建立保持时间的情况下），在下一个上升沿到来前一直保持该数据。 Lacth是锁存器，是一种电平敏感器件。在输入信号未锁存 阅读全文

摘要： 文章目录 一、同步信号的边沿检测 二、异步信号的边沿检测（适用同步） 边沿检测，就是 检测输入信号的上升沿和下降沿。在设计数字系统时，边沿检测是一种很重要的设计思想。 通常情况下，always块的敏感信号列表中可以直接用posedge和negedge来提取上升沿和下降沿， 但是要在always程序块 阅读全文

摘要： 目录 跨时钟域处理 1.单bit跨时钟(控制信号) 2.多bit跨时钟(数据信号) 参考文章 跨时钟域处理 传输信号分为控制信号和数据信号 1.单bit跨时钟(控制信号) 慢到快：由于快时钟域的可以采集到慢时钟域的信号，所以两级同步器直接 同步即可，即电平信号同步 快到慢：此时，快时钟域的信号相对于 阅读全文

摘要： 在EDA问世之前，设计人员必须通过手工完成电路设计和布线等基础工作。 随着芯片集成度提高和性能的多元化，令芯片设计要求也变得越来越复杂，一个指甲盖大小的芯片上要集成数百亿颗晶体管，这样细微且宏大的工程，早已不是单纯人力范围所能覆盖，EDA的重要性不言而喻。 根据应用场景的不同，EDA工具的使用主要分 阅读全文

摘要： 从SDRAM到DDR3 DDR3硬件设计 DDR3操作时序及IP核设计 DDR3读写程序设计 DDR3的硬件设计 DDR3与DDR2区别： 突发长度：由于DDR3的预取为8bit，所以突发传输周期（burst length,BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的， 阅读全文

摘要： 从SDRAM到DDR3 DDR3硬件设计 DDR3操作时序及IP核设计 DDR3读写程序设计 从SDRAM到DDR3 从SDRAM到DDR SDRAM DDR的进一步发展DDRSDRAM(DDR1):双倍数据流SDRAM:SDRAM结构图： DDRSDRAM： DQS GENARATOT:实现一个时 阅读全文

摘要： 从SDRAM到DDR3 DDR3硬件设计 DDR3操作时序及IP核设计 DDR3读写程序设计 从SDRAM到DDR3 SDRAM的操作时序 SDRAM操作指令A10 EN_AP：auto_precharge,每一次读写完对所有BANK进行预充电，下一次读写前不需要先发送precharge 指令（DI 阅读全文