皮皮祥的博客

摘要： Gre*_*reg 10 查看IEEE Std1800-2012§3.4和§24program.有关块的完整描述. 在一个简短的,不完整的摘要中,一个program块: 不能包含always过程,primitive实例,module 实例,interface实例(virtual interface和 阅读全文

摘要： 设计和测试平台都用module封装后，它们之间可能会出现竞争状态。这个问题的根源在于设计和测试平台的事件混合在同一个时间片内，我们希望存在一种方法可以在时间轴上分开这些事件，就像分开代码那样。那System Verilog如何将测试平台的事件和设计的事件分开调度的呢？在SV中，将测试平台的代码封装在 阅读全文

摘要： 转自:https://blog.csdn.net/qq_43464337/article/details/121835094 16.15 Disable iff 解析 默认disable iff可以在生成块或者module，interface，program声明中声明，其在默认disable iff 阅读全文

摘要： 本文参考： SystemVerilog静态变量和动态变量_行走的BUG永动机的博客-CSDN博客_systemverilog静态变量和动态变量 systemverilog之Automatic - 腾讯云开发者社区-腾讯云 (tencent.com) https://blog.csdn.net/zha 阅读全文

摘要： 关于仿真软件在跑systemverilog的时候，是如果通过将HDL代码分成5个区域来编译，从而实现用软件模拟硬件的运行结果的。 首先是基础概念，systemverilog标准划分了仿真软件的5个跑仿真所要执行的5个区域，说白了就是规定了软件在跑代码的时候要把代码分成5类，放到5个堆栈里面分别跑，这 阅读全文

摘要： 本文章目录： 进程与线程的概念 两者的优缺点和对比 多线程的使用–两种创建的方式：Thread 和 Runnable–两种启动的方式：start 和 run–多线程的关闭 多线程信息共享 多线程的管理 锁浅谈 推荐小白入门视频：B站的2019Java多线程精讲【千锋大数据】点击直达https://w 阅读全文

摘要： 前言 systemverilog assertion作为systemverilog引入的重要特性，在功能仿真及形式验证中有着重要的作用。相较于Verilog传统的checker，SVA作为声明性的语言，使用简单易于管理；在时序检测，协议监控上有着非常便捷的优势。文章参考《A Practical Gu 阅读全文

摘要： 摘要 SystemVerilog断言（SVA）可以直接添加到RTL代码中，也可以通过bindfiles间接添加。实践表明，最好使用bindfiles添加大多数断言。 这篇论文将解释为什么将断言直接添加到RTL代码会带来问题，以及为什么bindfiles解决了很多问题解决了什么问题。 本文还解释了如何 阅读全文

摘要： 终于来到了断言了，嘿嘿。 assertion分为两种，立刻和并行，立刻断言其实跟普通的$display没什么不同。重点在并行断言。 （一）首先的概念是concurrent assertion的构成：sequence->property->assert sequence 就是简单的需要判断的语句，se 阅读全文

摘要： 文章目录 一、断言简介 1.1.断言分类——立即断言/并发断言 1.2.断言的语法结构层次 二、并发断言序列sequence 2.1. 关键字(sequence、property)与操作符( |=>、|->) 2.2. sequence的重复操作符——连续[*n]、非连续[=n]、跟随[->n] 2 阅读全文