皮皮祥的博客

摘要： AXI bridge 可以转接PCIe总线提供AXI4嵌入式系统和PCIe系统。 ; 它包括内存从AXI4映射到AXI4-Stream桥和AXI4-Stream的PCIe集成块. 从桥作为一个从设备连接AXI4 Interconnect(IP)处理一些AXI4的读或者写请求操作。主桥作为主设备连接A 阅读全文

摘要： 1）实验平台：正点原子领航者ZYNQ开发板2）平台购买地址：https://item.taobao.com/item.htm?&id=6061601087613）全套实验源码+手册+视频下载地址：http://www.openedv.com/docs/boards/fpga/zdyz_linhanz 阅读全文

摘要： 开发板：Zynq7030数据采集板PC平台：Ubuntu-18.04 + MobaXterm开发环境：Xilinx Vivado + SDK -18.3学习目标：PS通过 EMIO、AXI_GPIO 口来控制PL端LED 一、MIO、EMIO、AXI_GPIO GPIO是最常见的一种IO外设。在Zy 阅读全文

摘要： 文章目录 1. 前言 2. MIO介绍 3. Vivado工程编写 4. Vitis工程编写 5. 实验小结 A. 附录 B. 工程源码下载 1. 前言 本实验介绍如何使用ZYNQ芯片PS端的MIO。MIO是ZYNQ芯片PS端的基础外设IO，可以连接诸如SPI，I2C，UART，GPIO等，通过Vi 阅读全文

摘要： 1) #define是预处理指令，在编译预处理时进行简单的替换，不作正确性检查，不关含义是否正确照样带入，只有在编译已被展开的源程序时才会发现可能的错误并报错。例如：#define PI 3.1415926程序中的：area=PI*r*r 会替换为3.1415926*r*r如果你把#define语句 阅读全文

摘要： typedef为C语言的关键字，作用是为一种数据类型定义一个新名字。这里的数据类型包括内部数据类型（int,char等）和自定义的数据类型（struct等）。 用法： 变量别名 例如： 单个变量： typedef int size; size a; 等价于 int a; 数组： typedef ch 阅读全文

摘要： 动态局部重构Dynamic Partial Reconfiguration(DPR)，顾名思义，局部重构是当下载了全部的bit 配置以后，可以通过下载局部分区bit 文件来动态修改对应分区的逻辑功能，同时其余分区的逻辑功能持续运行而不中断。 典型应用 局部重构优化了传统的FPGA 应用，通过这项技术 阅读全文

摘要： 1 FSBL介绍 1.1 fsbl涉及的启动流程 zynq内部的BootROM存储有一段在CPU复位后固定执行的代码。称为stage-0启动代码。 这段代码用来配置一个ARM CPU和一些必要外设，从而能从一个启动设备中获取FSBL（first stage boot loader）执行。BootRO 阅读全文

摘要： 系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电 阅读全文

摘要： 本专栏旨在为使用Xilinx FPGA/SoC + Vivado设计硬件的小伙伴们提供一系列教程, 主要以Zedboard为平台介绍Vivado提供的几种硬件调试工具. 文章内容主要源自对官方文档的归纳整理, 读过本教程后应该能更容易读懂官方文档. 推荐之后读一下官方手册来获得更全面的信息. 1. 阅读全文