rising edge 和clk'event and clk='1'有什么区别？？
皮皮祥 2021-09-22 14:25
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当前标签：FPGA学习
管脚配置中off-chip termination和IN TERM \ OUT TERM分别指什么啊？
皮皮祥 2021-09-17 21:44
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LVDS25 和 LVCMOS电平处在同一个Bank的疑问
皮皮祥 2021-09-16 20:12
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VHDL输出端口std_logic_vector什么时候综合为寄存器输出？
皮皮祥 2021-09-10 20:01
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EEPROM为什么掉电不丢数据？工作原理？
皮皮祥 2021-09-08 19:45
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Xilinx RAM IP核的使用
皮皮祥 2021-09-02 15:46
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Verilog语法之八 ：条件语句
皮皮祥 2021-09-01 14:56
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在多个always模块中对同一变量赋值
皮皮祥 2021-08-31 16:20
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verilog阻塞赋值与非阻塞赋值
皮皮祥 2021-08-31 14:20
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verilog中的阻塞赋值与非阻塞赋值
皮皮祥 2021-08-31 14:11
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always语句中的并行语句还是顺序语句？
皮皮祥 2021-08-31 14:08
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如何快速在Verilog和VHDL之间互转
皮皮祥 2021-08-31 09:42
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verilog HDL中wire和reg类型的区别
皮皮祥 2021-08-30 16:13
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模块端口输出不能到REG寄存器，[Synth 8-685] variable 'reg_clkd1m2_rx_lvds_clock' should not be used in output port connection ["E:/PJ/2021_8_13/top_2k4k_v1/gsv_7a15/gsv_7a15.srcs/sources_1/new/rx_lvds_8bit.v":232]
皮皮祥 2021-08-30 15:35
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vivado综合出现[Synth 8-91] ambiguous clock in event control
皮皮祥 2021-08-27 16:50
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VHDL运算符和库的使用
皮皮祥 2021-08-24 13:55
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VHDL和VERILOG if语句的不同
皮皮祥 2021-08-24 10:26
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xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
皮皮祥 2021-08-18 13:22
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VIVADO IDDR与ODDR原语的使用
皮皮祥 2021-08-16 11:23
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