皮皮祥的博客

摘要： 结构说明语句 Verilog语言中的任何过程模块都从属于以下四种结构的说明语句。 1) initial说明语句 2) always说明语句 3) task说明语句 4) function说明语句 initial和always说明语句在仿真的一开始即开始执行。initial语句只执行一次。相反，alw 阅读全文

摘要： Verilog HDL语句包括过程语句、块语句、赋值语句、条件语句、循环语句、编译导向语句等。 类别 语句 赋值语句 持续赋值语句：assign 过程赋值：=，<= 块语句 串行块：begun-end 并行块：fork-join 过程语句 initial always 条件语句 if-else ca 阅读全文

摘要： verilog行为级描述与结构级描述 1、在使用verilog描述电路时,既可以进行行为级的描述,也可以进行结构级的描述。 (1)行为级描述:侧重对模块行为功能的抽象描述。 (2)结构级描述:侧重对模块内部结构实现的具体描述。 2.行为级描述 (1)描述体的组成 *电多个并行运行的过程块组成。 *过 阅读全文

摘要： 一个完整的VHDL程序，或者说设计实体，通常要求最低能为VHDL综合器所支持，并能作为一个独立的设计单元，即元件的形式而存在的VHDL程序。在VHDL程序中，通常包含 实体（ENTITY）、结构体（ARCHITECTURE）、配置（CONFIGURATION）、包集合（PACKAGE）和库（LIBR 阅读全文