VHDL与verilog中移位运算
摘要：
【4楼】 lishantian为什么不能被综合啊？VHDL的类型限定过于强，以至于很多时候出问题都是类型错误……VHDL语言本身的这几个运算符是对bitvector定义的，而我们一般都用std_logic_vector，这样就很导致一般不能编译通过。而更不爽的是ieee.numeric_bit或者n 阅读全文
posted @ 2021-11-10 15:24 皮皮祥 阅读(2951) 评论(0) 推荐(0) 编辑