Verilog语法之八 ：条件语句
摘要：
本文首发于微信公众号“花蚂蚁”，想要学习FPGA及Verilog的同学可以关注一下。 1. if_else语句 if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假)决定执行给出的两种操作之一。Verilog HDL语言提供了三种形式的if语句。 (1). if(表达式)语句 例如： if 阅读全文
posted @ 2021-09-01 14:56 皮皮祥 阅读(2214) 评论(0) 推荐(0) 编辑