皮皮祥的博客

摘要： https://www.docin.com/p-1996173921.html 在同一个变量中，不要对同一个变量赋值，如果对同一变量多次赋值，那么它只执行最后一次赋值操作。 module test(clk,datain,dataout); input clk;input [2:0] datain;o 阅读全文

摘要： FPGA 非阻塞赋值与阻塞赋值 1.0简介 2.0阻塞赋值&非阻塞赋值 2.1阻塞赋值 2.2非阻塞赋值 2.3区别 3.0编码准则 4.0 举例 准则1）时序电路建模时，用非阻塞赋值； 准则2）锁存器电路建模时，用非阻塞赋值； 准则3）用always块建立组合逻辑模型时，用阻塞赋值； 准则4）在同 阅读全文

摘要： verilog设计进阶 时间：2014年5月6日星期二 主要收获： 1.阻塞赋值与非阻塞赋值； 2.代码测试； 3.组合逻辑电路和时序逻辑电路。 阻塞赋值与非阻塞赋值： 1.阻塞赋值“=”（组合逻辑电路），非阻塞赋值“<=”（时序逻辑电路）； 2.Verilog模块编程的8个原则： (1) 时序电路 阅读全文

摘要： always模块中可以对同一变量赋值吗 阅读全文

摘要： Verilog语言和VHDL语言是两种不同的硬件描述语言，但并非所有人都同时精通两种语言，所以在某些时候，需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到VHDL过程中存在的问题进行了总结，欢迎批评指正。 当我们刚开始学习FPGA时，一定会遇到一个问题： 阅读全文