不枉初心，砥砺前行

皮皮祥的博客

欢迎留言，评论

导航

2021年8月30日 #

verilog HDL中wire和reg类型的区别

摘要： 本文参考 夜煞CSDN 的CSDN 博客 ，有改动 全文地址请点击：https://blog.csdn.net/u010549444/article/details/50993274?utm_source=copy 基本概念的差别 wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块 阅读全文

posted @ 2021-08-30 16:13 皮皮祥 阅读(899) 评论(0) 推荐(0) 编辑

模块端口输出不能到REG寄存器，[Synth 8-685] variable 'reg_clkd1m2_rx_lvds_clock' should not be used in output port connection ["E:/PJ/2021_8_13/top_2k4k_v1/gsv_7a15/gsv_7a15.srcs/sources_1/new/rx_lvds_8bit.v":232]

摘要： 模块端口输出不能到REG寄存器，wire变量可以在always 语句中做右值，但左值只能是REG型， 阅读全文

posted @ 2021-08-30 15:35 皮皮祥 阅读(2592) 评论(0) 推荐(0) 编辑