vhdl rising_edge(clk) (clk'event and clk='1')的区别
摘要：
rising_edge 是非常严格的上升沿，必须从0到1 ， (clk'event and clk='1')可以从X到1 查看rising_edge原型 FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS BEGIN RETU 阅读全文
posted @ 2021-07-21 10:56 皮皮祥 阅读(858) 评论(0) 推荐(0) 编辑