皮皮祥的博客

摘要： 组合逻辑和时序逻辑的区别？ 根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。 1 组合逻辑： 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种： （1）：always @（电平敏感信号列表） 阅读全文

摘要： 本节主要谈一谈Verilog的状态机实现模板，并浅析比较。 1 一段式状态机 (单always块结构)： always @(posedge clk or posedge rst) begin if(rst) FSM <= S0 else begin case(FSM) S0：begin Out_0; 阅读全文