creat clock
在FPGA编程中,在XDC(或UCF)文件中使用create_clock命令有什么意义？假设我有一个时钟端口CLK,它被分配给XDC(或UCF)文件中的物理引脚(我的时钟).为什么我不能继续在我的顶级HDL中使用这个CLK引脚？为什么我需要添加这样的东西:
create_clock -name sys_clk_pin -period "XXX" [get_ports "CLK"]
另外,假设我有一个主时钟"CLK"以及我用HDL生成的其他一些时钟.我是否必须对XDC中的所有次要时钟使用"create_clock"？
我没有得到这整个"create_clock"的东西.任何帮助或方向都非常感谢.
谢谢
顾名思义,设计约束用于定义设计的其他约束,这些约束无法从HDL描述中捕获.
让我们以create_clock命令为例.您在HDL描述中指定了时钟引脚,为什么这还不够？原因是时钟信号不是通常的信号 - 它被同步逻辑(触发器)用作参考信号.
我想你熟悉"传播延迟"(通过逻辑门)的概念.您希望确保所有在一个触发器发出并在另一个触发器采样的信号能够在单个时钟周期内传播.现在,您可以在合成后立即知道总传播延迟,因为FPGA中的每个逻辑门都具有相关的传播延迟(仅将它们相加).但是,您的分析工具如何知道最大允许传播延迟是多少？您没有在HDL中指定这些约束,对吧？这是使用create_clock命令指定的频率的情况之一- 它将被转换为句点,并且分析工具将警告您设计中的任何组合路径是否需要比时钟周期传播更长的时间.
以上示例描述了由静态时序分析(STA)工具执行的动作之一,其中采用了"设计约束".
另一种广泛使用设计约束的工具是Clock Domain Crossing(CDC)工具.这些工具用于包含多个时钟的设计中.CDC的概念在这里得到了很好的描述
如果你需要一个时钟并从中生成另一个时钟(例如时钟分频器),你想让CDC工具意识到这一点,因为这些时钟相关的事实很重要.告知CDC工具时钟相关的方法是使用create_generated_clock约束.
注意:上面的例子是基本的,绝不是全面的.
