VCS (verilog compiled simulator)

“VCS是Verilog Compiled Simulator的缩写。VCS MX®是一个编译型的代码仿真器。它使你能够分析,编译和仿真Verilog,VHDL,混合HDL,SystemVerilog,OpenVera和SystemC描述的设计。 它还为您提供了一系列仿真和调试功能,以验证您的设计。 这些功能提供了源码调试和仿真结果查看功能。”